類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
% K" ^$ k, a5 o2 a9 B2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
: a# C3 H* k8 }+ N: v' l& p6 D+ Y3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
4. 到底為啥要做匹配的動作呢??
, G" y1 V% S( a" D% u- Q* F5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
) C* L3 M* O- k' v
9 O. k8 z& t& i/ V不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
  r8 P4 K( k; E3 A- Q; |會動只是基本ㄉ,特性和達到規格ㄉ要求
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
4 M1 o& \; m8 j3 [- x6 `. d可以阿 只要封裝能配合 放哪都行
, s/ h9 P4 b* W1 Y5 @0 Z: C6 r3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
% P5 ]3 g" k' ?& l. [看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
# {4 E0 }5 Y% O! @( ~) _7 y9 S 是為了消除雜訊&防止latch up才接電源&地嗎??
不一定
; V1 Q6 M9 e& k4. 到底為啥要做匹配的動作呢??
未了使匹配ㄉ元件在製程上做出來愈相同
電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
' o4 I. @) O! T3 i0 s# ^$ F, F這邊多爬爬文ㄅ
$ ^8 g8 w) q* O5 T7 H6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
( ?- z5 ]7 p& V* K) v有阿 直接放在電路上
通常不會這樣做
所以有PAD limit or Core limit ㄉ說法
即因PAD 決定面積或因Core 決定面積
" Z5 q( A9 M2 t2 f" p這些答案希望對你有幫助

kanoson

3. body effect
6 V* k' W: H: g6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??
, K  I! `1 x! Q, H/ {
不會怎樣
1 i' J) T. @+ x" W) ~編個名詞來溝通而已
, t% f1 }9 x6 f" P! j4 `8 [+ bPAD limit 是指因PAD 決定總面積
面積利用率較低
Core limit  是指因core 決定總面積
面積利用率較高
一分面積  一分錢
, \- X3 A' L* n3 K& u能做成 Core limit 最好

anita66

Hi,
4 I  e+ j* f7 A應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
希望能有所幫助,3Q~

小緯仔

那如果是N-well製程
& Z( g3 D* ^  f  X$ q4 m" m( @* m
NMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程

- N; m: i# u! [4 K" ^$ }1 lNMOS的Source&Body接在一起時

+ {. T5 q' f' D, q5 z而Source又不是在最負端，那該怎麼辦？

瞎密怎麼辦
看不懂問題
6 \5 ^- I* Z/ K& c5 T& }' J4 pNMOS ㄉ body 是 psub
現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
0 Q5 D5 m5 g9 H! t0 f* ylike pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
2 R9 s' E: M! f! `: ~. E2 [那如果是N-well製程

" q" K4 _7 o! p0 F( W* i; jNMOS的Source&Body接在一起時
2 E. Y2 I9 Y5 n
9 X+ e8 D3 q7 W6 E1 h而Source又不是在最負端，那該怎麼辦？

" Z' |) ]9 i3 k. q6 Y3 H4 C
( s& Q3 [9 ^9 f加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching

( u6 B6 g- Z( y- Q2 W2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
; s# c- Z# R3 S% FANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。

) ^0 [4 c1 n9 A% b0 d9 K3 y- Q3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
" o$ d+ P) e- A( ~+ c6 fAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
: v1 @2 @' n' }4 ~4 u& R1 D
/ Y0 l- E% }7 H  O4. 到底為啥要做匹配的動作呢??
( K% t7 J1 D" ZANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
$ c1 a$ I0 Y/ z. t6 W, x- wANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。

以上是我在這兩年內所學到的東西，僅供參考。
9 u* p  A) h7 @& I希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
$ E& a9 Y+ r, G! r想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架

! S2 G6 l  `7 K, L& |2 f1. Floor plane需規劃好(有彈性變更的可能性),以省面積
8 i7 z4 B8 F7 A! V2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
, r, }* d$ U  h6 W  M2 A3. 最後確認Bonding diagram

ecalfs

補充:

& [) R) w7 x  [9 d$ r需注意ESD solution, power cut....