請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
* ?- l/ y% W  B/ i% w9 X所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
% ?( x" V2 f7 v/ N# A8 D等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
+ g- \5 E/ k+ U; }
3 P& M& M9 E9 D0 v, I/ m增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
6 ]6 H* F# S) t1 w2 B但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
, m( a/ t& N  \. y. [7 f在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
- Q# W7 r. |/ x看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
3 Z, K; ^4 z& v1 T8 T
$ r6 G- k( q" c5 Z) q6 c3 m* _所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
6 h# \# y! N" H2 ?6 m
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
0 F: H3 Z3 R5 d& Y, z! H- J2 M2 d希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
3 {, i' A8 p1 _; G) \

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
+ S% D8 i: I0 G- l. V.lib 'xxxxx.lib' TT
; ^' y  t2 x3 d' k.unprot
.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
8 _9 |# Q2 l8 S9 j% F6 I***********description****************
& h2 G& Y/ |# F, [3 J4 d*****************
# S% s; ]7 S1 L& U" U# jVDD vdd gnd! 1.2V

" ~/ L; z2 X% G" w( s( R5 hVB1 vb1 gnd! 0.74v
) f6 y  }4 G4 a! @VB2 vb2 gnd! 0.4v
/ O1 X0 U2 W* f/ a: y0 KVB3 vb3 gnd! 0.38v
; I% M) M$ g- y* `( c
0 L( w! K' [1 K2 eVCM vcm gnd! dc 0.6v
* i% ~/ P  e0 {1 Q, d& TVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
# u5 x5 f7 v) d*VC vc gnd! DC 0V
5 ?4 v8 C5 A( s1 G% x0 L! I4 PEIN+ in+ vcm vd gnd! 0.5
" s6 h: Y& f3 R  d( c$ G/ VEIN- in- vcm vd gnd! -0.5
*****************
: {% r; ~" W8 B2 K- K
4 F& k2 i) P! n$ l7 T# L4 }M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
) k6 y9 \* m- dM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
7 @: }" l4 [& T, O! L: J  K2 d5 VM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
5 _$ n: M0 L8 r1 m9 p2 LM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
  l# Z- k9 r. r* A, NM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
; k9 w3 ~; ^; S  TM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
7 K* H3 k0 `2 u0 GM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
' M+ f( n% o9 BM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
7 g$ Y& R% d6 f7 z1 Z
7 `( k* _) F5 Q, P***********analysis*************
************output**************
' Z7 t# x1 l: F' _7 O. K/ z.op
.option post
  h$ p$ _5 F* Q! S1 E. |.tf v(nout) vd
2 o! `% y) [1 u4 b- Y, [.end

/ K& h: N. @) [      v(nout)/vd                               = -115.0583
( E! |/ y% g% K# L      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??
7 T! a) M2 z& c: d
1 Z# t3 ~0 ~' y, ^& h9 A, A, G[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
" A* F7 l% i: p5 n/ ?! q! I差不多極限了

st80069

原來如此...原來是到極限了...
4 D5 y9 G- u/ Q  o' A- E2 O因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
3 Z, F# V4 `% ^! j) k$ R* X結果反而調不出我要的值，
$ f% g" }( m' @0 J8 V8 y1 q: r小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
7 x) Z& c8 z  q( N1 G3 Z
" Q. d& b0 E% o+ O1 w& z8 i) F3 t! v
# `, J9 W6 g" s多虧有vince大大的肯定，小弟才敢放手去做

; O  f, C$ p6 v+ \不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
2 g2 V3 O6 k0 s5 Q才能讓Mdrive的部份便成SATURATION??
5 L" W& q* j- c* a& Y; Y: |5 K調了整整一個下午，linear就是linear，說不變就是不變....
! P: ]/ v2 O+ T& H8 iM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
( \$ V. n4 v: l! B你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
4 G! k% R) j% s2 ^* N# t( t# u需要多少電流?
7 F0 G; F- V9 A. g, U7 H" d1 kregulator 的load regulation spec是多少?
第一級OP bias電流多少?
9 [% v6 B0 r3 R這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
* x8 p7 @( l7 [, }2 G) `謝謝hiyato大大提供的PAPER......
回vince大大，
8 N, Y  j( s, oload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
+ d) g  N; }, a/ Y5 A2 h2 P% l剩下的...恩，也不太清楚，似乎是自己設計....
7 X  m0 U  @) z3 O5 I所以...就想說先以增益為目標....
" \" M, U. j4 w; u5 s# Z
[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
: L" a; [$ f7 `, v: T感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
4 c7 N2 A1 _1 y+ R9 F1 K不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
. n. y# K/ u4 _   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
% X7 g2 E) e& ]/ p1 y. l, e4 j- S8 n   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
- v& q0 U5 z! ~) f4 z. U   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
# u3 s$ P. _8 c5 N. l5 h  z+ v5. 你的VCM就是你的Vref 不是1/2 vdd
3 z. L8 B  A9 K0 F0 o6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
" I! B' i1 [, T8 W+ q恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
+ |9 f( O4 h! _6 X& ^* ^
+ p: f. K3 Y5 A! e9 h恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
' t9 _' e8 M6 \( t$ f3 b7 j小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
! o; ^1 C+ e% |( `. F' s: T' ~* Z
: i) E* b. n8 X; K0 X' q[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
% E$ i8 f( l- b3 n話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
2 T' e; Y+ U8 W7 k" u0 D抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
% {+ R' ^& G' Z有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
$ \7 T& ^" \! r4 h) J+ t附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

# r* i* I8 {& I1 Y: g* Wregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
( M4 K+ q2 f" ?0 q/ M0 l5 W8 o7 C 要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
0 P& F, v$ X. G3 ?) h咦?
! i  Z4 x* D: Z+ q  f: L話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
% h3 I/ C. w8 [) F5 K! q* M  l+ L$ R(昏頭)
抱歉抱歉....
9 Z# p' N' a  B: h2 T# mfinster大大說的....是指沒有MD和MC時的設計嗎??
$ N. u4 l# g2 |7 K5 m恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

" E% P2 j8 N3 ~* }


不了解你指的MD和MC的縮寫意思
. Z- E5 d0 k7 [, {我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
( h9 \; y( X- z  w! x因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
: ~& \# u$ ^# |小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
) C. f! D2 ^# o* M! N- w# u7 q看finster大大的解說，
/ e0 `/ a% o' h; H: n發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
) R9 d. y. M5 S
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
+ y: E( o) \3 z" S2 g6 ^電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
* S6 [6 f: ?  N0 g/ e) [3 m2 B真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
+ n$ R2 s$ D" V' ?- W) B4 N+ u喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
" ?2 [& }# p# U2 A: \看finster大大的解說，
發現OP的學問，還真是多....
2 H- ^. i& O/ a- B" U唉...小 ...

. L0 }- \" D+ n6 u* @% L& {6 B

2 x/ {% |4 C. m9 @' c( z我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
: F6 t: w. n  @如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

! [: O5 B5 n6 w) D5 m: s) N
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....