如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
4 `" m$ V* M" n) j8 J2 g0 ?0 @* e
所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
9 O8 I# x" w4 @. P5 V& R
希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
: v, ?: C: }$ o4 Q4 z* f
謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
很難知道你的問題在哪邊
8 v3 e- t7 I: I5 e6 Z0 {% J
1 F  b- p: e, J7 ~% z若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~
, ^! g9 @+ O6 z1 F
0 @$ l  U# B1 _/ W6 p不過之前上課老師說盡量能把METAL能簡短就短~
3 w& H6 \) O7 K/ d4 G+ I0 ]& R
" W/ j3 q+ Y* ~3 A! E. K因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
! ]% l' v2 i  E+ C- k' d. b+ R就是把你的Bandgap的LPE檔案拿出來看
把寄生電容排序一下
+ D8 i5 _3 e! e% i% o9 [) [再把寄生最嚴重的幾個點拿出來看
看看寄生效應最嚴重的點是在你電路的哪些地方?
其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
. V2 K% E  i: C* i/ z$ |6 i5 i2 j或OP附近   相信都會對你的Bandgap 它整體的Performance
" M) z$ W# ^" E8 o$ Y: z9 Q; O造成很嚴重的影響
然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
Parastic Capacitance
9 C! D- ~1 ]5 k' V& p
[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.


我有想要看LPE,不過我看不出來他的排序.

) Q5 U  p3 `# ]9 Q- r6 ]) R謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
  A4 Y4 z4 U; I; M" p4 g! \& @1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
( C. h1 ]# y; ^) C& r, h; m# X8 p$ P2.在圖中間 CAP 跟MOS 間的線交錯太多了
. a" }! w1 ?  L3 b5 ~3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
+ a+ a6 M) H5 k- K4 O& t5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
; R* |4 P- Q( V: X1 u. M7 r6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
2 u. |/ ^2 m( m* Z5 \# u5 }我認為你標 M2 的為 NMOS M1 的是 PMOS
- Q  ^" T- f6 X% U6 x# P9 Q若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
+ }/ \7 r) S( q4 ~/ b: `$ p請問大大有什麼可以建議我去修改的呢?
3 \2 c& ?8 x: g$ }# Z5 ]
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?

3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.

0 Y* }: B# U1 J+ Y/ a4.電路圖不是正確的是指??這個電路圖沒有任何功能??
- X3 P! [5 t* [1 u5 a4 N5 K
. Z4 B  [7 ^; q+ D2 p7 e4 B+ d8 Y' u5.VREF是再電阻的第二根

5 e/ r8 ]6 L1 ]' B# H6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  所以小弟我也不知道哪一部分的RC效應比較嚴重.
9 L* T- ~5 p: ~我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
7 `" ?0 K1 _0 Z6 [4 |不過我不知道該怎麼去找那些是在佈局圖的哪裡.

7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.

0 X7 \  h4 U; C5 O5 b4 X( O
1 n; l8 w4 s# Q  \" A& ?8 B/ M$ E; ~# W' x謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
& D9 g4 p# i3 f( y8 ?* ~) o# E9 `這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現

以Calibre來說  會是這樣的格式
3 w* U1 b9 C; A$ L: e
寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
1 d6 f5 V2 x4 Cc000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
c000012346           xsdctl.xyctl.rba0              vss                8.50ff
5 D! W5 D$ v5 \5 Q& Y+ C....
; L# O7 Q4 c& X- _% N: a
這裡的節點AB可以是
可以是某個點對VSS的電容
7 Q0 z' K# j6 s9 T也可以是兩個點之間的 Couple 電容
% F& N9 q* x1 M/ p. i$ u
不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
8 h2 s, d1 f# g& }
# n7 x' R) B7 _: A9 k我印象中 Calibre 有三種抽取方式

1.  Lump
3 K; z6 L8 g* n- i2. Distribute
, P& N* v* t8 w% S+ y! A" i3. point to point
5 m3 u3 h9 }0 B
3 j( J  ?% t2 t& m, F選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
% \9 t5 v; U3 L0 f& d9 D所以會看不到該節點的 total 的寄生電容

: t, j+ |- V9 S5 R' N6 s選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
* u1 `0 X4 X% X
' c- o5 R9 E( z; @所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.

選擇第一種抽取方式 得到LPE之後   在把電容值做排序
sort -n +2  lpe_file  >!  new_file
1 y6 v3 W7 K! n. l就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.

3 f' \# \( i! R! l9 [$ r[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
: B) h- @2 I  ^此類資料對我幫助很大
8 t7 z0 Q5 Y# l7 l7 S8 P' C5 V幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
+ g8 |+ @. L* o" ^/ r並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
' O; Y( I- g: @" Y最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．