如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!

2 A. f$ Z2 g2 q9 d8 o- U& o: v1 k所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
9 d- _1 b. \* Z; R0 M  F( L
希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
6 @4 Q3 u: e) j$ ~  e; ^& g3 ~2 [( q$ J
謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
, i) D3 K$ n4 E: Q# f. v很難知道你的問題在哪邊

  D$ r1 j  T' _$ r4 k0 Z若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~

* {% R+ T3 n% R! K% C2 A. G不過之前上課老師說盡量能把METAL能簡短就短~

因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
2 r. j* ~# y5 e3 a6 L$ e+ x這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
" y$ g+ G0 f6 Q- Q) }就是把你的Bandgap的LPE檔案拿出來看
# d4 x0 k% k3 I把寄生電容排序一下
9 M. y, {) |) T" F3 v' s, Y3 t再把寄生最嚴重的幾個點拿出來看
" C/ I& o6 |4 j$ o% A( [: D看看寄生效應最嚴重的點是在你電路的哪些地方?
其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
' y: S$ a3 ~7 N% W或OP附近   相信都會對你的Bandgap 它整體的Performance
造成很嚴重的影響
" g; n* T& t6 n" _8 n8 E+ j' H然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
0 W$ v, H8 F/ {" n) z2 x; Q0 zParastic Capacitance
0 v1 n7 u, F! M: U
4 V0 p3 a; s$ R- H[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.


" R4 e7 o0 A+ ?7 T7 ~8 i; P4 w我有想要看LPE,不過我看不出來他的排序.
. c! S6 u" j( ^! q3 ~# x% i
謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
2 a4 E$ j3 j. V9 J  S1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
; @4 S+ \3 _$ @& \- L3 J2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
$ e! h/ K2 ~- j) B# }7 N. A. x2 b5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
& G! [+ ^# y: l; R6 I& y3 h: i1 S: k6.你沒說哪個 RC 不好   我只能猜 VREF
& Z% e" e) j$ K' C+ G2 {7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
我認為你標 M2 的為 NMOS M1 的是 PMOS
/ r( U) s6 b* N( i: ?若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
0 c3 _5 X2 v0 b. r( h! x: A跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
6 ?: O& ]$ `. ?. A$ n, F6 H" ]請問大大有什麼可以建議我去修改的呢?
" T9 \; O) K8 S0 t
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
( Z6 S$ {! h5 g% @
0 p  m' Q! J. ^3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.
4 j7 _1 `0 _; R+ N. V  Q
4.電路圖不是正確的是指??這個電路圖沒有任何功能??

5.VREF是再電阻的第二根

6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
7 x! u& ]3 S+ S; i  O  所以小弟我也不知道哪一部分的RC效應比較嚴重.
我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.
7 w- }% U* c8 ?
7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
# O- H+ e7 _8 f. n
: p6 N' i& S' {. ]
; a4 |( H* K; P, D( R8 k謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
. `0 w; ?1 G2 X) k2 x. l; O這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現

以Calibre來說  會是這樣的格式

. O9 {8 T% `3 d) K" @寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
c000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
c000012346           xsdctl.xyctl.rba0              vss                8.50ff
....

這裡的節點AB可以是
可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容
7 {) f& @! V1 F" S1 Q
不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
) N4 m  ~, _  r5 q* S. g+ T0 t
2 R4 h+ j/ Q( W4 b我印象中 Calibre 有三種抽取方式

1.  Lump
2. Distribute
3. point to point
7 d1 z& ^+ ?4 m( C- \( E# Z/ H- j
選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
) ?& {/ N) w5 |% c1 ], k4 W, v所以會看不到該節點的 total 的寄生電容

選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
" L& `! b( s4 L1 _; r. o
" T( z( O* @) N  T所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.
2 D' }. s* T6 P" n" K% t8 c* O) E9 z
選擇第一種抽取方式 得到LPE之後   在把電容值做排序
sort -n +2  lpe_file  >!  new_file
就可以看到  哪些節點比較 Critical了
/ A  J* T' h2 u) F$ Z" E9 \自然就會明白 那些節點在連接的時候,  Layout畫得不好.
( @" |' R( @4 G  B* Q
[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
% {/ F9 b# \( @9 u/ k- u- t% G此類資料對我幫助很大
幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
$ J; x5 Q7 n3 o! t) J1 |0 i* Q出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
, m7 T2 o: r6 b9 X; U& G並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
  ?4 {- @5 R1 r0 }最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．