Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
     q0 b9 e* m$ n9 n0 i, w
2. /*
   
3. FUNCTION        : 3-INPUT AND GATE
   
4. */
   3 y/ Z9 b6 f/ k, S% h: d& x$ N
5. `timescale  100 ps / 10 ps
   
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   
8.     parameter cds_action = "ignore";
   
9.     output o;
   : e, }  v  K$ T) e; O/ M! @
10.     input  i0, i1, i2;
    $ X  S  |* E9 O# v( v- [7 D0 |. |
11.     and A1 (o, i0, i1, i2);
    ) ]: G+ j, }5 ?8 P# u
12.     specify
    ! T, ~- o7 ?" C& }; e9 p6 [  [
13.         (i0 *> o) = (1, 1);
    + o9 }% [% i: B- X$ i
14.         (i1 *> o) = (1, 1);
    
15.         (i2 *> o) = (1, 1);
    
16.     endspecify
    
17. endmodule
    1 R) a& U- R& y1 y
18. `endcelldefine
    2 c( P3 d2 b7 d$ ^* Z. n4 i. _: M

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   . a+ o! ?" L0 y) i( G2 L3 o& i
2.     specify
   
3.         (i0 *> o) = (1, 1);
     X6 t" Q1 s' ]' i, l
4.         (i1 *> o) = (1, 1);
   9 k4 O% [" `% z% f( {
5.         (i2 *> o) = (1, 1);
   * T0 E8 h: d$ W) t
6.     endspecify
   : W, {* s: i- b- @9 ]: _9 \$ O' i

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
Specify Block 是用在路徑延遲的模擬
* v! {% |; S  W8 ^' l# }
0 w# r/ R2 v) O2 {- C$ t9 ^(souce*>destination)=delay_value
Specify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung

原來如此，瞭解了。
感謝回覆^^