Level Shifter for clock signal 的問題

shaq

請問各位，什麼樣的架構適用於低振幅 Clock signal 轉成 VDD 準位的 Clock signal？
如下圖所示...
2 t2 G7 z& H/ n' C/ ^
/ C0 A. w2 q, S* |9 ?, h
其中，VDD 為 2.5v ~ 5.5v
- b+ M) E0 [& ]# ?6 Q, \Clock signal 的指幅則固定為 1v

+ O0 j1 {: @$ B9 |# u. A- g- |我試過傳統型的 Level Shifter（上面一對 PMOS 所組成的 Cross-couple pair, 下面一對 NMOS 組成的 differential pair input)
但無法順利的 Shift 到 2.5v，我想是因為架構的關係   最小輸入的 Level 準位大約為 0.5*VDD 才能正確的 Shift 到 VDD.

) M  t4 q6 Y/ o希望板上能給我一些意見，謝謝各位。

gimayon

調整 P N 比例~~
  |# E+ v  A8 D. D5 }3 x) T調整 P N 比例~~
調整 P N 比例~~

shaq

多謝  gimayon 兄 ，我會試看看的   

monkeybad

因為NMOS gate 只有1V 就要產生足夠的拉力
所以就是把N比例調大 P比例調小再試看看吧

yutian

之前我也做過level shift circuit，如果想要實現你說的哦功能，要使NMOS比PMOS大點，才能有很快的速度來上去clock signal。這主要取決于你的spec，比如0-VDD signal rising and falling time。