Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 7402|回復: 9
打印 上一主題 下一主題

[問題求助] 有關於hi V製程

[複製鏈接]
跳轉到指定樓層
1#
發表於 2007-11-1 01:31:32 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位學長姐好
# T+ F' i, G7 _4 t
! D4 l+ n0 T! U4 F! s8 B9 D在最近剛要踏入IC Layout 的工作,但公司屬於高壓製程,所畫的圖百分之八十也是屬於analog,但是我上的課程裡是屬於較基本,製程
  |" I# g7 l2 c5 N0 h& Q1 l% n! L* M% f+ n4 ]
也是0.18,公司屬於0.6。在沒有接觸過的情形下想要先在版上先問問各位學長姐們,有沒有一些我在畫大電壓的的同時我需注意的一些地方,
1 a2 v& n# d) i- w. H2 F" h- l( a3 @; x: k" t1 a: ~
在工作時拖累一個團隊是我最不喜歡的工作態度,所以真的要麻煩各位學長姐了,先給個方向,讓我可以先準備,投入職場時先有個準備
) r& d2 J% B: P% X
2 y1 Q0 Y& h& u; T9 I' D還有一個就是屬於guard ring的部份,guard ring到底是防止Latch up 還是阻絕Noise 還有板上有沒有人畫過三層guard ring的,可以2 ~6 U: X4 ]7 j* S: _
9 {; G1 n4 W- s" a$ v2 G& \6 U
說明一下三層guard ring大概的圖層嗎' v; Z& J# J( W8 j

) x4 I4 V, i5 |謝謝各位學長姐了
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂 踩 分享分享
2#
發表於 2007-11-1 10:01:44 | 只看該作者
我建議先把Design rule看熟,其實裡面就有許多小問題,在提出來詢問會比較有效率
' q& Q0 _) A, T3 _" G. O' i/ f$ e% S9 ?: w5 ]9 r; M$ T6 C8 H
guard ring 是阻絕Noise 4 Q# d% P, J! h1 ?0 o9 A
; y+ |9 e  m3 c4 k5 b9 ?
一般2層就很多了,3層你可以跟Designer討論,一般Analog部分是要跟Designer互相討論才知道需求在哪
3#
發表於 2007-11-1 14:16:56 | 只看該作者
關於guard ring,應該是防latch up跟抗雜訊都有,我聽過2個designer說法0 T$ R) k% Y% J) S1 n* Z; i2 ]7 c
一個的說法是,由於mos在動作時會有一些電子電洞之類的東西,游離出來1 L$ V! R9 k+ p
,包guard ring的目的,就是以相反的型態去吸收那些電子電洞,3 z  X. K% R' Q9 S# W
一個說法是mos跟guard ring的架構,會形成一些pn介面,變成類似diode或3 r" g* v2 J, h% m4 x
bjt的元件,不過它的等效電路圖,我不太會畫.
+ H3 V0 t7 h9 n  u- f2 S以上是2個designer的說法,如果有誤,還請先進指教.
4#
發表於 2007-11-1 21:06:09 | 只看該作者
这两个作用都有,
  T2 _+ |8 v7 i' O那个图我也不知道要用什么话,不过拉扎维的那本analog design 上好像有讲,* ^; ]6 Q" I* W8 _4 S, r. }" U0 K
楼主如果很想知道,可以看看那本书
5#
 樓主| 發表於 2007-11-2 00:03:58 | 只看該作者
謝謝學長的回應囉,不過我也是在等工作時拿到Design Rule 拿到在來看看自己是否有什麼問題
6#
發表於 2007-11-2 10:10:14 | 只看該作者
高壓要注意NBL這個LAYER,有ISO_NMOS要特別注意畫法,
4 K3 c! q& v) P7 n  h+ d高壓的NMOS以及低壓NMOS各有不同,06U12V嗎?建議你可" n4 s+ g$ z+ [
以調你們公司以前出過相同製程的案子來做參考,這樣就不會$ T, m, Z* ~5 ]7 A! M3 p
那麼有疑慮了,DOUBLE GUARDRING就夠了。
( K/ U4 }! ]6 q2 l2 u' T忘了說,若是非對稱的高壓DEVICE要注意製程偏移問題。
7#
 樓主| 發表於 2007-11-3 00:10:45 | 只看該作者
HI v製程有沒有可以邊畫邊學的電路,一直有人說畫OP會遇到很多的問題! a' b2 Z' v* s# g
# H' j% O/ T# K
可以在問題中學習,但是HI V 是不是也是一樣畫畫OP哩,還是有其他的電路
( C( p0 {; ]  p9 s% T: c' N5 F7 h3 ]. v+ N- P  [7 X& `  g
可以邊做邊學。
4 ~) n& J( u% [4 H/ G4 N
- w6 a9 Y  e+ q5 X6 G謝謝學長的幫助
8#
發表於 2007-11-3 07:07:46 | 只看該作者
analog circuit不是只有OP喔,廣義而言只要是信號連續時間(非digital)的變化,就算是analog的一種。7 n, h( B4 R, k; V/ C
6 n+ ]6 e, K% D4 x( [* n
至於high voltage是指device(如 Capacitor、Diode、NMOS、PMON.....)為high volage製成,非只是有OP circuit。
9#
發表於 2007-11-5 19:41:14 | 只看該作者
latch up會造成等效於SCR,guard ring這些作用都有,但是是不太一樣的東西,也要製程有提供那麼多層。( F% R  s. K; H5 X  {

6 K3 k  N% e; F# {, _% e( \+ z1 nmos動作的時候產生少數電子電洞這算是少數載子也就是漏電流吧?不知道是否高壓的雜訊與普通類比的相同,低頻雜訊我所知道的除了white noise以外,flick noise主要是由於電子在通道表面那邊產生的東西。圈起來主要是怕被其他地方影響到,對於該區域而言其他地方來的不明訊號就是雜訊吧?不過畫多層點至少可以防止電壓去擊穿跑到別地方去。+ f$ F7 @0 q( B

" Q- b/ y! c8 Z4 j  O/ N" ]% h8 ][ 本帖最後由 ianme 於 2007-11-5 07:45 PM 編輯 ]
10#
發表於 2008-3-27 15:05:20 | 只看該作者
guard ring 通常用來隔絕noise ,但是如果使用在一個mos上做guard ring 又當sub點的話又可達到防止latch up
: j! Y7 t3 W% f9 n: g$ m8 N. W4 v要看layout 時運用了,但是用太多又會佔很多面積哦,這是要考量的
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2025-1-23 06:08 AM , Processed in 0.171601 second(s), 18 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表