verilog 觸發問題

peliuya

今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。
4 H* P0 E2 k$ _. R4 e) a" S
正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
) v- j1 w) z; w
sys_signal 此訊號為  60 Hz , Duty ratio 為 50 ％ 的方波
4 v2 P) y; C9 D( W3 G0 y
請問應該如何撰寫此段程式？

nesty.tseng

always @(posedge CLK_50M or negedge PORB)
& W* q  s7 ^9 T# vbegin
  if(!PORB)
6 L0 T6 `) p- e* ]! d    sys_signal_d1 <= #1 1b'0;
4 @; L1 O2 b  @) F+ W  else
    sys_signal_d1 <= #1 sys_signal;
; q& ?8 x6 R* ~+ Uend
8 E$ }! l6 `, V, P
# _- r. V& R, @- |. r) b# ?assign sys_signal_pul = sys_signal & ! sys_signal_d1;

1 q2 ]* ^9 {) G. E$ r3 Q4 [# @always @(posedge sys_signal or negedge sys_signal_pul)
1 h7 F$ B  D, l$ a; O8 \, Abegin
, f" {: Y% H  H+ q2 o  if(!sys_signal_pul)
    rst_B1 <= #1 1'b0;
& K) Z+ y2 J5 X  else
# K  K4 d) l) O    rst_B1 <= #1 1'b1;
( Z. f, y5 j' lend