記憶體問題

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各位VHDL高手們,小弟寫了個6 X 64的記憶體,不過我試用實際的硬體電路來思考,並非使用軟體陣列的方式,如下:
我設計了一個decoder for column address selection,一個decoder for row address selection,然後使用generate產生64個latch陣列,但是現在我不知道該如何指定我的腳位,懇請各位給點意見,謝謝!
( Z$ V& R7 k7 F( [
LIBRARY ieee;
* A( t$ H5 z6 W; sUSE ieee.std_logic_1164.all;
. Q! V0 }# l2 v' p: f  f  W- uUSE ieee.std_logic_arith.all;
) J6 j) O: B( R: f; x) M
ENTITY memory_64 IS
   PORT(
' H! z( [- n- m( F* r      mem_in   : IN     std_logic_vector ( 5 DOWNTO 0 );
& T& z" c" L7 X6 N  y      mem_out  : OUT    std_logic_vector ( 5 DOWNTO 0 );
      clr_l    : IN     std_logic;
* Y& {/ p- u. c+ G      mem_addr : IN     std_logic_vector ( 5 DOWNTO 0 )
   );

-- Declarations
) }5 j" w% \! _
END memory_64 ;
( D1 Z: e# K. a7 F1 l
--
ARCHITECTURE arch OF memory_64 IS
, p4 g  Y0 |% a# l- j8 t4 @-- column decoder
( o! `1 m8 T8 e* \5 kcomponent mem_coldec
$ l4 d% q" W/ x& z   PORT(
: [" O; K* Z: ]      col_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
( E) Y9 P4 j8 B; b      col_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
1 i  L( o1 Q; n: f0 l0 P' [end component;
- \& W0 Y! m' ?! x( s; A. w-- row decoder
0 f+ ?) u0 Q) k' Zcomponent mem_rowdec
   PORT(
      row_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
* E$ c- O! R3 o      row_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
: }) p- E8 f6 D( Vend component;   
$ U( ]7 C. E2 |-- latch array   
component latch_cell
8 v$ s& i) N, d; E1 h6 P     PORT(
/ b1 z4 O7 U+ p$ G; _- A- d) R        clr_l    : IN     std_logic;
        col_sel  : IN     std_logic;
% [2 |6 r" N# F0 `- ~        row_sel  : IN     std_logic;        
        data_in  : IN     std_logic_vector ( 5 DOWNTO 0 );
        data_out : OUT    std_logic_vector ( 5 DOWNTO 0 )
     );
end component;   
* K; k0 E0 A3 a; W! u. J
signal smem_out : std_logic_vector ( 5 downto 0 );
3 ]3 N' f/ }' }# @3 Ysignal scol_sel,srow_sel : std_logic_vector( 7 downto 0 );
BEGIN
4 v5 c0 i% f. B4 n1 t  u_0 : mem_coldec port map(mem_addr( 5 downto 3 ),scol_sel);
  C0 p# G1 ^: N" ]" s* u% Z  u_1 : mem_rowdec port map(mem_addr( 2 downto 0 ),srow_sel);
  g0 : for i in 0 to 7 generate -- column generate
5 t8 ?( W; S# i; A" B+ }    g1 : for j in 0 to 7 generate -- row generate
         u_2 : latch_cell port map(clr_l,scol_sel(j),srow_sel(i),mem_in,smem_out);
    end generate;
  end generate;
, ?0 \, w2 z3 d8 \3 m. DEND ARCHITECTURE arch;

addn

您好
. c3 [3 P, Z) s  V" h不用將address分成row跟column
/ l. A# ~" t1 `  w這樣只是將問題複雜化而已
) l0 [( @5 ~3 y' ~& H0 c* {你可以想成有64個6 bit的暫存器,來組成你要的ram
9 W/ z2 U" |4 ~. M5 _
用陣列寫法,code比較簡潔,建議使用
以下有範例,請參考
http://www.doulos.com/knowhow/vh ... s/simple_ram_model/

w10789173

不行耶,這樣就好了,我就是要講將實際的RAM電路寫成VHDL,不過還是感謝你的提示,難道真的沒有人這樣子做過嗎?

addn

您好
3 B2 j; J9 r! g5 }( {不曉得你為甚麼要捨近求遠
- m# F( Y$ H6 u可以說說這麼做的原因嗎?
! R2 z. X, n: G# m  v1 d還有這是要做甚麼樣子的應用
謝謝

w10789173

我只是試著把FPGA規劃成一顆RAM

; G7 X6 W/ v) n沒有什麼特別的啦^^...