Altera Cyclone II (EP2C35F672C6)燒錄

difgor0426

剛拿到這塊kit，寫了一個測試sw跟led
//==================================================//
" @5 y, o6 k8 {* F; Y`timescale 1 ns/1 ns
& h% @9 i7 l3 K% \" ~8 u
- w7 L0 S5 J6 v  B- A  module  test_001(
                   D,
                   Q,
! O& R9 Q0 K, g2 f                   clk,
0 i2 l5 L' R! I& q                   reset,
                   QB
                   );
; j! R9 x: t0 j' ]% c: @input   reset, clk;
input   [3:0] D;
output  [7:0] Q;
) w3 G) L% e% W* koutput  [7:0] QB;
4 Z+ v1 Z2 w  n3 n2 x- U+ Q. ywire    [7:0] Q;
, a9 ^( K5 |  i- ^7 o# O! j/ C6 Twire    [7:0] QB;
3 y4 ~# [! K% w( greg     [7:0] X;
0 O7 ^8 o" {/ C- A% q# R/ ?0 ]reg     [7:0] a;
3 T) Y/ a; X% Y# b* r

% t7 Q8 x( m" `$ O
: ?  ~8 G/ b: q1 v
always@(D)
8 O: d# p! i  W* _" G. A  begin
         case(D)
. l/ h+ i5 d* x; @! }# f  C- P# k             4'b0000   :  X = 8'b0000_0000;
             4'b0001   :  X = 8'b0000_0011;
             4'b0010   :  X = 8'b0000_1100;
& B7 J+ f7 p2 [5 T6 M             4'b0100   :  X = 8'b0011_0000;
             4'b1000   :  X = 8'b1100_0000;
             default   :  X = 8'b1100_0011;
6 B9 g- T/ W! v! S, a$ g4 v3 T         endcase   
% b  o# D( G$ n. U  end            
0 T& H9 T& i7 Q5 ?  
: p: F( b: `/ [8 E. n2 fassign  Q =   a;
$ C. T# P4 F6 O8 U+ Passign  QB = ~a;
            
! g  Q* l/ j( F* r, yalways@(posedge clk or negedge reset)
, n2 C6 O% \0 ?, F4 b' P  begin
     if(!reset)
% {9 F8 l# I: Z/ w! v          a = #1 1'b0;
     else
          a = #1 X;
$ V! S! a  e5 D& y& }8 o, q+ T& v1 p  end                                 
. s8 M9 h3 @$ l1 i! I   
' j7 _8 ~3 w! r: t  endmodule
/ H# J4 z! I( a; K1 I( B& E" T//===========================================================//
% e" A, d! ?* v3 T然後以下是Quartus產生的qsf檔。
/ ?- ?7 Q( n; e# |: E# v: P: Q//===========================================================//
# Copyright (C) 1991-2006 Altera Corporation
& C( C) ]. b. f: y0 }! h# Your use of Altera Corporation's design tools, logic functions
# and other software and tools, and its AMPP partner logic
& B! D. w0 S* W5 V$ h# functions, and any output files any of the foregoing
# (including device programming or simulation files), and any
& Q/ h) \2 O0 c$ `# associated documentation or information are expressly subject
/ C7 |) ^7 c* C2 Y+ ?6 [# to the terms and conditions of the Altera Program License
& Q; t5 X4 P1 |+ [" w# Subscription Agreement, Altera MegaCore Function License
# Agreement, or other applicable license agreement, including,
# without limitation, that your use is for the sole purpose of
# programming logic devices manufactured by Altera and sold by
6 [& j  H' X& K" L, H* e: r# Altera or its authorized distributors.  Please refer to the
$ ]5 @6 Y) h) y2 u2 ^4 ?/ T7 o7 f# applicable agreement for further details.


( C3 A" K1 l7 P2 ?7 O# The default values for assignments are stored in the file
#                test_001_assignment_defaults.qdf
6 f3 U, D2 z# l# If this file doesn't exist, and for assignments not listed, see file
#                assignment_defaults.qdf

. t6 D' J5 q5 r) l# Altera recommends that you do not modify this file. This
# file is updated automatically by the Quartus II software
& ~1 {; ^' |- O% `$ J4 [% M$ g# and any changes you make may be lost or overwritten.


set_global_assignment -name FAMILY "Cyclone II"
set_global_assignment -name DEVICE EP2C35F672C6
6 k5 {, Q9 m& u7 K2 R* j/ P. wset_global_assignment -name TOP_LEVEL_ENTITY test_001
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 6.0
set_global_assignment -name PROJECT_CREATION_TIME_DATE "09:57:03  MARCH 06, 2008"
set_global_assignment -name LAST_QUARTUS_VERSION 6.0
set_global_assignment -name USER_LIBRARIES "D:\\Altera II\\970305\\test\\1/"
set_global_assignment -name DEVICE_FILTER_PIN_COUNT 672
1 P* j! G/ e/ Gset_global_assignment -name VERILOG_FILE old_test_001.v
set_location_assignment PIN_Y11 -to D[0]
set_location_assignment PIN_AA10 -to D[1]
set_location_assignment PIN_AB10 -to D[2]
' M% b+ G; o) Gset_location_assignment PIN_AE6 -to D[3]
set_location_assignment PIN_AC10 -to Q[0]
set_location_assignment PIN_W11 -to Q[1]
set_location_assignment PIN_W12 -to Q[2]
set_location_assignment PIN_AE8 -to Q[3]
set_location_assignment PIN_AF8 -to Q[4]
set_location_assignment PIN_AE7 -to Q[5]
set_location_assignment PIN_AF7 -to Q[6]
* N: Q1 U, Z8 a3 k0 V3 K$ Lset_location_assignment PIN_AA11 -to Q[7]
set_global_assignment -name SIGNALTAP_FILE stp1.stp
set_global_assignment -name ENABLE_SIGNALTAP ON
set_global_assignment -name USE_SIGNALTAP_FILE stp1.stp
- I: p: @( P1 B- d9 d, K( q6 ?set_location_assignment PIN_M21 -to reset
set_location_assignment PIN_P25 -to clk
set_global_assignment -name EDA_DESIGN_ENTRY_SYNTHESIS_TOOL "Design Compiler"
set_global_assignment -name EDA_INPUT_VCC_NAME VDD -section_id eda_design_synthesis
set_global_assignment -name EDA_LMF_FILE altsyn.lmf -section_id eda_design_synthesis
set_global_assignment -name EDA_INPUT_DATA_FORMAT "VERILOG HDL" -section_id eda_design_synthesis
//=================================================================================================//
我的問題是，不知道為何怎麼樣都燒不進kit裡，
已經排除並非JTAG跟KIT的問題！
$ J2 s7 M3 G  p- F) f" T請各位先進一起來分析一下！

ikki

把programmer的錯誤訊息post出來看看, 光看qsf, 無法知道program的問題....

difgor0426

只有WARNING
沒有ERROR
4 [' O1 ]8 d( C8 t這就是我感到奇怪的地方

ikki

所以是有成功??
& M+ @6 d, \; ~" p" x0 D" V不然把program的畫面抓下來看看..

difgor0426

! A" u( b% M/ S/ ^
這是program的畫面

0 d5 t# N, z0 ?3 l% M

- `4 O5 z: n: u/ q這是assignment pin的畫面

4 ^- n! O" G# X/ n6 k

這是燒錄下載到kit的畫面
5 c5 o" x: W/ V: ~
####################################################
到這都很順利，
但是~kit就是不動作！！

ikki

檢查看看clock pin 是不是assign錯?
2 F& J* l9 S4 R% Y: r導致電路不動...

difgor0426

確定沒有！我對著這塊kit的手冊在assign的

michael6172

你那是要做 signaltap 的lab  吧

看看文件中的設定有沒有遺漏的部份

difgor0426

在我關閉project的時候，會出現以下3個畫面，是否我的signal沒設定好才會使KIT無法動作！

6 f# ?7 d' X9 T( E



+ f5 a3 M& H. m+ c! d
# ^0 o# B' {5 }2 y+ M

sieg70

雖然我夠菜了, 但似乎幫的上一點, 所以我就講一點, 還不懂的feature不要亂開啟
上面signaltap2跟in-system memory content editor不要亂開,
* I& o/ ?" y: N9 ^) K) \' R特別是signaltap2開了又沒作正確設定, 就會出現最後面關project時的三個畫面
發展板的manual要K完, 有沒特別的jumper要設mode?
另外, 下載後, 發展板上config_DONE的燈有沒有亮? 有亮的話就是有正確下載,
2 }! V' B+ w. Q那就是你的設計的問題,
5 N" g4 \" C3 E3 @這電路你期待會在板子上看到什麼動作? 是否你忘了要用手去扳動對應的D的switch提供輸入? 合成過的電路有沒利用RTL view看看電路是否是你要的?

difgor0426

; l/ G7 n3 G; v! J感謝各位的意見~
同樣的描述~
我放到altera另外一塊kit→EP2C20F484C8(茂倫)
' ?% E, s7 l# A所得出的結果就是我要的~
差別只在PIN的ASSIGN
  p# _3 g0 X$ ?! Z2 M這樣子可能會認為KIT有問題~
所以~
我又重新寫了一個
: \9 t; H6 f$ g: i7 |放到altera EP2C35F672C6這塊KIT~
5 r' a- w7 [, Z( v+ v
1 S- C( F% A  p9 ~7 N% m居然可以動作了~
$ z8 p0 {$ k4 R& [/ J  U1 t以下就是這段硬體的VERILOG HDL
6 ^+ s+ j7 Z5 r) ?`timescale 1 ns/1 ns
module chip_top (
; {9 H3 `. A9 N# \/ S                  clk,
' e' O) b0 @2 Y# y                  rst_b,
0 M0 v% S) L# K( B/ E0 B                  cnt,
                  seg,  
: l* p, u7 \: U  N$ M: c- S# _                  a,
                  sel,
                  seg_u9,   
                  rst,
! n3 ]7 y- C* {4 h  F                  clock,
! n( W) f6 m9 D( Y                 );
  
) y3 M( e" e+ R) \8 m/ y8 y/ k   
  input  clk;
  input  rst_b;
  input  a, sel, rst, clock;
  output [7:0] cnt;
  output [7:0] seg;
; i! C+ G$ E4 F* B7 g  R) j  output [7:0] seg_u9;
1 h# N& X; b+ `, ?& n! o+ ]: k  reg    [7:0] cnt;
  reg    [7:0] seg;
  reg    [7:0] seg_u9;
5 c2 N4 z4 j! D# \: }  reg    [40:0] clk_cnt;
7 Z4 D' p. S# D! @' I- u  reg    [40:0] clk_seg;
/ ^# ]. H2 L" |  reg    [40:0] clk_seg_u9;
) L& B0 f; m8 O1 r    wire   clk_cnt_end = clk_cnt[20];
   wire   clk_seg_end = clk_seg[20];
1 u+ y+ E. t9 O8 a% D* F. E  wire   clk_seg_u9_end = clk_seg_u9[20];
0 `* E. ?  j) s( z0 w* p  
+ y8 K4 W3 k* v  
& {- z. g) I1 o- q//---------------------------------------------------------------
) `7 n5 w" H9 Y  _2 t* p- ]  always @(posedge clk or negedge rst_b)
    if (!rst_b)
: j; H$ @$ ~. p/ f! R              clk_cnt <= 0;
; w; A5 h" p" i7 ]7 ^5 W0 r% v    else  
2 M& }# s& y  I) d( z/ `6 r             clk_cnt <= clk_cnt + 1;
5 Z. ?4 u$ Q3 P
0 r; H, w- D5 N+ I- y  always @(posedge clk_cnt_end or negedge rst_b)
    if (!rst_b)
              cnt <= 0;
    else
              cnt <= cnt + 1;

//---------------------------------------------------------------

& m: E) |6 u! }* O
1 {4 E  b: y( n// always @(posedge clk or negedge rst_b)
//   if (!rst_b)
//               clk_seg <= 0;
//   else
//               clk_seg <= clk_seg + 1;

4 n0 K' @  q/ _3 M$ O: y8 H// always @(posedge clk_seg_end or negedge rst_b)
- E' E5 r! i0 _! Z$ j$ W% ^//   if (!rst_b)
% }' {4 i- v: B  ~) |//              seg <= 0;
//   else
//              seg <= seg + 1;
- b* D/ e  H3 x1 E, U//---------------------------------------------------------------     
//===============================================================           
//  always @(posedge clk or negedge rst_b)
//    if (!rst_b)
8 ~" M% M& |2 p/ D//                clk_seg_u9 <= 0;
2 P: [+ O$ p* ~4 G  M6 N' c& n" }//    else
//                clk_seg_u9 <= clk_seg_u9 + 1;

% \. r4 V  N) j" r//  always @(posedge clk_seg_u9_end or negedge rst_b)
//    if (!rst_b)
//                seg_u9 <= 0;
//    else
//                seg_u9 <= seg_u9 + 1;            
6 q; r$ I, Q( V: m//===============================================================     
    always@(sel or a)
   begin
          if  (sel == 1'b1)
               seg_u9 = 8'b0111_1001;              
    end     
: U0 t" y: k6 R0 g  B     always@(sel or a)
   begin
          if  (sel == 1'b1)
              seg = 8'b0010_0100;              
    end  
//===============================================================
( M3 q; |, J4 L2 b      
7 g$ ?8 a) W- L+ I3 \endmodule

tommywgt

嗯, 一個問題丟出來後會有很多大大都幫忙, 社群真是個好地方