如何利用verilog來設計memory?

averyer

各位前輩~
4 b" M# ]  M. s# z& N
想請問一下~

我想利用verilog來設計一個memory,但要如何開始呢?因為我對verilog也只懂得基本的應用~
  W: Y: Q# F' s5 N& v- F
4 h. q) Y$ t4 {$ q3 b: A3 B( ]( _但對於在深入一點卻不知道該如何下手?
) x% L% c5 A6 C% k
各位前輩能給我一些寶貴的經驗或data參考嗎?

麻煩各位前輩了~

jerryyao

module(
  input [7:0] ADD,
  input [7:0] DI,
  input CE,
  input WE,
, }$ `( Y8 u- h* t) p. t  output reg [7:0] DO
$ n1 J: h) Y2 C# d; Z/ ^8 ]);
6 L5 `9 P4 T, x! r  j  reg [7:0] memory[255:0];
  always @(posedge CLK)
    if(CE & WE) memory[ADD] <= DI;
! v" o. m4 P- C% R  always @(posedge CLK)
/ b: I" J3 d2 D' L# ?; M* y. o    DO <= memory[ADD];
9 p, X2 ?; x3 u" u3 b8 j8 H9 h3 wendmodule
* T# g$ W# V, c/ M4 _你要注意gata count很大喔。

Xquall

這樣的方式，合成的gata count真的會很大，請問各位大大有沒有比較好的方式，因為現在正需要自己利用verilog寫一個記憶體呢。

tommywgt

二樓大大的方法差不多是標準答案了
6 O( O& Z+ Y3 c2 S
" b, W- G3 P8 b5 u7 m不想硬體太大的話當然要使用library來做囉

jarodz

容量比較小的 memory，
用FF作是比 memory macro小或相等的。
5 W* S4 X  A- O. y- u每個制程和library的交叉點是不一樣的。

russell

請問averyer大大,
7 d- }; S# L  E# P3 r為什麼一定要用verilog來設計memory?
原本FPGA內建的EBR不夠用? 還是學校課業需要交差?
# |/ v' L6 X. i$ G; L  [( R: k' o
Russell
russell0916@gmail.com

paulmanwu

為什麼一定要用verilog來設計memory?
why not using memory compiler?