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[問題求助] T18 DRC LUP3.1g_1.8V

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1#
發表於 2013-10-7 23:48:56 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最後由 aj002547 於 2013-10-7 11:51 PM 編輯 : @# N0 J: i  i. p" X' |
$ E& e* S, w2 i) d3 ^% U' `
各位先進好, 小弟有遇到一DRC錯誤不只如何解, 想請教各位
5 t* f6 t( L$ t. w9 |
: o$ z9 I6 r. k; L1 F圖片的反向器輸出有接至PAD, 但cell都是畫好的,
' \0 D1 ]6 J2 K& d; h. b, F5 P6 Y' M# C
難不成真的要把這塊拆開然後拉開到他所指的3um這麼長距離嗎?
6 j, l4 [' n  P  s. H( w* f  s% G: L
% L5 k% d8 h& w2 k6 o7 w( \0 c3 |6 J還請各位先進有處理過的幫忙, 謝謝
0 e! D# a3 g: Q. A8 V, M- V; K* u& D) J1 P' `7 G
/ n' X  J! @: c6 n' j
9 j2 [  ?. N1 O8 F. y* E3 ?( v
/ A+ ~, }7 X9 t1 P- D
highline處為紅色框起部分; B& d" w4 M7 m

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發表於 2013-11-8 07:39:24 | 只看該作者
您好:
7 A! B+ h/ K$ P5 q* d3 J0 |' C9 c- [) O. f& s/ ]6 L4 m% P
       我簡單的按照DRC RULE上的字義跟分享一下我的看法,應該是說如果你的N/PMOS有直接接到PAD的話,你的NMOS就必須要圍上DNW,而且DNW跟你的PMOS的NW必須距離3um以上。
( @5 Z+ ]2 M$ Q6 o: G2 i- f* N7 E" `9 w- g
        我猜這應該是為了ESD所設的RULE,因為在PAD附近較易有大電流,故拉開N/PMOS以防止LATCH UP產生。+ h& a6 _8 v0 U4 V( B) `
& h4 m0 e' L( [6 T7 L% ~
以上希望對你有幫助。
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3#
發表於 2014-5-21 18:14:38 | 只看該作者
LUP  廠 rule, ~) u8 E7 w/ z: `1 I
2 G4 `3 o3 x$ P8 N
space  between the NMOS and the PMOS
4#
發表於 2014-5-21 19:14:49 | 只看該作者
請把PNMOS 拉開 並為一個完整的ring
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