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[問題求助] 請教~關於power on reset

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1#
發表於 2008-3-9 15:19:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近想研究power on reset circuit,
6 O: g" H8 e) E# c想做一個具有類似遲滯動作的電路
& M1 h# A1 ]. z8 Q) g" j但手邊又沒什資料~只知道各大概而不知道該如何下手~. l2 v& \+ H! f& l0 \/ [/ B

) M! B% C6 g1 d2 ^請各位前輩有做過相關研究的可以給各意見~請大家不吝告知,拜託各位大大,謝謝!!
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2#
發表於 2008-3-9 22:36:13 | 只看該作者
R + C !!!" ^$ |& v* w& _- D
R + C !!!8 F: K, K# P/ p: _; `- c7 z( u
R + C !!!
3#
發表於 2008-3-10 23:14:25 | 只看該作者
絕大部份都是用R,C的方式來達到power on reset的功能, f9 ^1 u( }' {; ^
另外,我個人是在R,C的第一級再加一個schmitter trigger buffer來增加遲滯的時間: L' ?" t7 v1 I' b9 ?
再來,設計power on reset電路要注意當工作電壓穩定後,其power on reset電路不能有太大的電流消耗,基本上,僅可能要小於1uA的電流消耗(至少我都是作到小於1nA)
4#
發表於 2008-3-11 09:11:38 | 只看該作者
reset 電路還要考慮實際應用時,電源快速開關的反應...
5#
發表於 2008-3-11 17:36:03 | 只看該作者

回復 3# 的帖子

但是怎样才能做到小於1uA的电流消耗呢?如果电源电压较大的话,是不是用很大的电阻?
6#
發表於 2008-3-12 01:09:01 | 只看該作者
在工作電壓穩定後,從power on reset的輸出端送一個信號到R-C的端點強制拉到最高電位; D/ H1 r% S5 A. k
如此一來,R-C後面的buffer或者schmitter trigger buffer便不會有多的電流消耗,所以便可作小於1nA
& j% e7 e6 O( E7 ]4 U至於電阻,我一般都是用PMOS來代替電阻,把PMOS接成diode connect的形式即可
7#
發表於 2008-3-12 14:55:13 | 只看該作者
多谢。有没有简单的diagram ?方便理解。如果POR电路还需要Vth,不知道能不能做到1uA以下。
8#
 樓主| 發表於 2008-3-13 11:42:35 | 只看該作者
感謝finster的解說6 U: H1 {9 v: a( ]

$ B* t5 U6 u( U' y但我不清楚schmitt要放在那...是放在rc後嗎?
0 j( q# G5 N$ j9 @& {
% j' E# X) Y; y3 [# {能利用圖說明一下嗎?
1 ?& ?3 s6 g9 n) U: n" T
' c' ]% z8 r' W: n- e. G非常感激
9#
發表於 2008-3-13 13:52:52 | 只看該作者

Power On Reset Circuit

For your reference 0 ~5 b$ D, S- j* k
RC 後的buffer可以是schmitter trigger buffer+ I' ]( L, a+ }& P

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10#
發表於 2008-3-13 14:16:48 | 只看該作者
power on reset電路本身並不是非常困難去設計的電路
6 s* F7 w) B, L附圖是我以前作的示意圖,雖然並不是非常完整,但大致上就是這個樣子
0 r3 N! q8 k! \! [另外,一般我在rc後面一定是用schmitter trigger buffer,而不會用一般的buffer
! H8 W, V- c/ M2 L9 t9 q* b: j% {其原因是要藉由schmitter trigger buffer的window特點來製造絕對的vih和vil,這點是一般的buffer所無法作到的,而這點,會決定你的por會不會正常工作的重點之一

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11#
發表於 2008-9-15 16:01:53 | 只看該作者

關於power on reset

你的c值應該要很大吧??
$ T1 U" T3 w1 C4 L1 y* x大概u 級, 對吧?!!
12#
發表於 2008-9-16 18:27:20 | 只看該作者
基本電路技巧, 可以做等效RC, 使得耗費面積可大幅縮小.# f7 X( _" \( L: I
一般僅做RC會不實際.
13#
發表於 2008-9-17 17:14:46 | 只看該作者

關於power on reset

若vdd 的rise time 是msec級, 且chip 的電容只能容許幾p的情況下,
% Y) ]' |, R: ^7 l4 D* Q! D以pmos 來代替R的話, 你的pmos 一定是在turn off 的情況, ( w1 G4 D: t$ g  B4 ~
因為It=CV, t=1ms, c=1p, V=1V 左右, 那I 一定是nA級, 1 N2 Q' F% I0 Q% i: x% I" O
這麼小的電流, MOS 一定是off 的情況.+ v5 J7 w/ _* Z' [4 d
那你要如何控制這麼小的leakage current 呢?? (考慮到corner and temperature)
14#
發表於 2008-9-17 23:43:59 | 只看該作者
我自己在用PMOS作為R時,並不會只用一個PMOS
& e5 W# b* D1 D, l& k9 m/ M而且串好幾個PMOS,Length加大到10~30um,Width大概只用0.5~1um左右,如此一來,PMOS所會流過的電流就會非常地小,當然,這時PMOS要接成diode connect形式還是將Gate接到ground,就看實際情況,兩者皆可,不過都有一些限制
15#
發表於 2013-11-19 22:04:59 | 只看該作者
我想詢問如果VDD的上升時間如果非常緩慢,那麼這個電路不會出現問題嗎!?
) q( w+ U9 o5 p* k7 f因為R-C串聯的VDD與smith trigger的供應電壓VDD是連接在一起的,1 _8 I2 B4 U% I! C
因此smith trigger的VIH並不是你一開始設想中的VIH
16#
發表於 2015-8-22 11:33:44 | 只看該作者
reset 電路還要考慮實際應用時,電源快速開關的反應...
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