IC Layout外包需求

frankie0315

[好康相報] IC Layout外包

' ]6 c1 u& q. i2 Q) rdear all ,

請問有誰有接ic layout外包案件 ,
8 \: E* w% _7 T- T4 i+ K
- _. g. v" S2 I" h% ]目前需求 2位駐場人員, 時間為 11月中至明年一月底.
) q9 h% d( _5 y/ C# t& R
1 p1 i$ ]# X2 x( z需要進廠支援, 若是有相關的訊息煩請提供.

請各位幫幫忙

: D9 a' T. P; ^1 Nthanks
# q- r0 j( o& z/ d% b$ |
5 L1 u$ w$ \& T/ ?; rFrank

ranica

模拟版图工程师
公      司：A famous IC company
工作地点：苏州
- K  @3 g$ g$ t9 m
职位描述
% X% q- ]3 x( v# D4 P工作岗位: 模块级模拟电路版图设计,包括物理验证.
) ~; A: W& B# v. l
职位要求:
1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
6 e5 X) f0 o4 f/ `' v9 ?# ]4 h2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
3. 能读懂和编写物理验证规则和检查教本
4. 有实际设计若干模拟IP和流片验证经验,
6 ]8 _! c& T# J5. 学历本科或以上
0 C5 U+ ]! m, R. t+ u6 L8 @6. 一年以上模拟版图设计经验

ranica

数字版图工程师
公      司：A famous IC company
$ Z  l  v5 s1 J7 y1 q& f6 u工作地点：苏州
) b7 [( Y9 u2 y8 B1 M# C8 u
5 j2 u* {& J) P( p职位描述
4 z. H0 J1 m3 S工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.

8 ^8 C0 M- _- ]* q" x) N+ d; k职位要求:
9 G0 {3 o; y" x1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
; I: N* @2 ~6 T6 z2. 有数模混合芯片物理集成经验.
3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
5. 积极主动,团结合作, 有独立解决问题的能力,
6. 学历本科或以上
7. 两年后端工作经验

ranica

Senior Layout Engineer
7 t9 L% ^9 m, N: g% N) X公      司：A famous European IC company
工作地点：上海

$ }/ j0 S5 V* b. U7 `' o5 y. \' gJob description  
2 \, _" D: I! ^- layout of analog building blocks  
- place & route of digital circuits  
- floorplan and toplevel layout  
- bond sheet assembly  
: {5 H8 Q+ a; M! l: J) ]- layout verification and finishing  
! S% p; o  @, j! E6 q1 L4 E- coach junior engineers  
+ f6 c' [1 W$ F* E/ L
4 j: i" y, q) T. nRequired knowledge competencies and attributes  
4 M/ B1 N7 L4 q. s5 C- master or bachelor degree in microelectronics  
- > 5ys experience in IC layout  
( _6 Y' ?, ]) F) i0 U- good understanding of semiconductor physics  
- experience in full layout flow  
4 H/ Y% h+ @; k- experience with Cadence/Mentor based tool chain  
) @+ t9 p# s5 ?; }9 C- very good communication skills  
; t0 M/ G9 g$ S7 ~6 k0 ^- flexibility and good capacity for team work  
- foreign languages: English, German (not a must)

ranica

FAE
公      司：NO.321-A Semiconductor Company
工作地点：厦门

岗位职责：
( G( ^: L$ d- }8 A1、协助市场部参与芯片的定义、评估和市场推广
2、负责客户方案的设计、demo 板的设计及生产
3、解决客户反馈的各种技术问题
) R+ E4 e7 }/ f9 y1 X' |4、重要客户的项目设计及协助电源产品的生产
5、代理商的 FAE 培训及管理
% z4 h; D& H; r9 W9 S0 g6、完成销售部申请的 Demo 板
* x" ?/ h8 o3 V
1 m# i4 O% h- s* I任职要求：
1、大专及以上学历，计算机及电子、通讯等相关专业毕业
2、在开关电源领域2年以上工作经验
- @/ j' W0 }# O% \# W1 u6 U) g" \3、扎实的电路理论基础，能熟练应用电路知识设计各种电源方案
4、能熟练应用Layout、电路仿真等相关的计算机软件
5、较强的电路调测经验和动手能力，能熟练使用各种常用的电子仪器
" o+ V( U+ v# z6 e6、具有良好的沟通能力和团队合作精神

sophiew

模拟版图工程师
公      司：A famous IC company
( u  g) Y  x; S, }+ J7 X工作地点：苏州
! T3 X+ C& r* }
) f! v# v( ~( B# k. Z( `职位描述
工作岗位: 模块级模拟电路版图设计,包括物理验证.

% B( B! m7 c9 ]+ J2 m8 e& `职位要求:
1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
% f9 l  K; Y: L8 O4 X  G5 Y3. 能读懂和编写物理验证规则和检查教本
8 z# u( I5 x/ s% k+ t4 _- i4. 有实际设计若干模拟IP和流片验证经验,
5. 学历本科或以上
% J) [) }- u, Z& M0 @+ e6. 一年以上模拟版图设计经验

sophiew

数字版图工程师
6 w: n8 y4 @$ V& w公      司：A famous IC company
; E& x, m; h& V! |! c* Q( U4 C工作地点：苏州
3 S- h# n" c& c/ ?; f
7 c, U& K6 @/ E职位描述
工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.

职位要求:
1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
2. 有数模混合芯片物理集成经验.
3 @) k" c% ~( V; C3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
  k; g# y- h% Z# S$ ^5. 积极主动,团结合作, 有独立解决问题的能力,
# E: |' Q' ]  c4 `! l6. 学历本科或以上
7. 两年后端工作经验

jcase

【專案詳細】       

讓接案方清楚了解專案內容可篩選出更合適的人才、大幅提升成交率；建議您依照下列格式詳細填寫！

1.工作內容：發包電熱片溫度感測電路，需含電路設計，電路圖繪製，零件選購與Sample PCB製作
/ N- H, c; |! v% v/ U- Y" f& K, l2.配合時間：2014/5/1 ~2014/5/30
3.配合地點：以台北縣市為主，因方便討論
- z* p. D2 r0 e/ }( o4.專案預算：依接案方報價
5.注意事項：       

4 b, i/ Q0 z' ^% d/ m【所需專長】        熟悉繪製電路板，並需洗板子與將Sample PCB製作

l690527

去過的
+ F5 d" ~* j' p
詰鎧科技
* u, D6 H, n8 E2 t  K# v- g+ c0 r細拓科技
摩爾科技
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ranica

Sr. Layout Engineer /Staff Layout Engineer

! f! _6 p$ W! ?/ j9 M公      司：one famous IC company
  [4 ?8 d' ?# E( ?+ h+ k5 }工作地点：上海

4 L; h: R( ]! f$ r3 `3 V$ k" lJob Requirements:  
-Work with circuit designers to build physical design floor-plan;  
5 c, E3 G0 w; d6 v4 e-Complete the physical layout design with the constraints of circuit design requirements;  
-Verify the physical layout design to meet both circuit design requirements and process requirements;  
-Use the advanced technologies to improve layout design quality and efficiency.  
0 P* H: ^4 a& S& O; w
Qualifications:  
-College degree (or above) in Electrical Engineering or other related engineering field;  
1 }* D; o* F( V, i: L-At least 4 years experience in layout design field with rich tapeout experience;  
-Good understanding of basic electronic principles dealing with circuit and layout design;  
- V0 H' U# \8 l* c. y8 u) ~-Familiar with IC layout methodologies, flows and CAD tools such as Cadence virtuoso layout, Caliber physical verification;
# R/ @  C4 S. M& o9 g4 O: t/ c-Prefer experienced in PLL and IO design  
-Patient, A good team player, Good communication skills;  
) v2 j- V& ~2 n' p) g-Can communicate with both written and spoken English.

jcase

1.根據數位電路結構和所用基本邏輯單元的特性，類比分析電路的邏輯功能、延遲特性以及電路中是否存在冒險競爭情況等。
; g$ p0 p, v+ v7 @) O2.根據電路拓撲結構和電路中所用的元器件參數，類比分析該電路的直流、交流和瞬態等各種特性，並進行靈敏度分析、成品率類比和最壞情況分析等特殊類型的分析。
8 J& X+ j1 J; U/ S3 t3.設計某些特定類型的電路
9 o5 D6 i  S5 h  h  ]; s: E4.自動佈局佈線功能
7 M$ S0 {* u0 T& e5.對繪出的電路圖進行電連接規則核對總和各種統計報表生成等
6.將多種型號的器件符號及特性參數值存放在資料庫中，並可擴展資料庫內容，添加新的器件符號

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合作面議。能者與意者請email研發簡歷與chip123聯絡。