關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
7 g  b" t& a$ z( c$ I裡面主要有一顆PowerMos Size W/L=8000/0.3
1 h8 |; W0 V; j- [據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或有參考的資料可供參考,謝謝~~

mt7344

Power MOS 這東西!!  只有靠經驗!!
要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
這是要 trade off 的!!  所以只有靠經驗!!
有一個  比較好的方法就是!!
; S( K. m2 z" n3 ]  V4 Y8 ~6 A多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
  f+ I0 \, s7 F+ |  e這是一個  很好的學習經驗!!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
& \  p- o* A5 x要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
" V/ }, m5 G5 Q! a% WPNMOS距離拉遠加DOUBLE RING.

vlsi5575

powerMOS我有處理過
如果size還可以接受的話,最好就是用ESD rule畫,
! o8 X' Q: N# Q這必須要跟designer討論,
如果可以這樣子實現的話,
  i( }3 @2 o) D3 N那ESD跟latch up protect就一定沒問題
3 A# A! g  f) f& W1 m也就不用擔心了
不過如果限制於面積大小,
那也可以把source跟drain的距離拉小一點,
' J7 w( c& G/ ^7 V6 K甚至如果有rpo的也可以拿掉,
因為畢竟不是像PAD裡面要做ESD protect
總之就是如果designer同意的話,
討論之後就可以偷一點,只是看要怎麼偷,
7 z; W' a: j: L  u" i8 E" J方法都差不多那樣

不過畫powerMOS除了MOS的架構以外,
最需要注意的就是要可以meet design端的current density,
: h: v  X! H9 o6 ?' u3 t3 R這也有關於整個powerMOS array的floor-plan.
因為你在問題裡沒提到,所以我另外提一下

3 y* j  p# v+ O. U! b- z小弟的淺見啦~~
如果有不對的地方還請各位先賢指教!

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
: v9 u6 i) m9 d- p+ vgardring 則可避免了,就這麼簡單,給大家參考.......

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
8 w0 ^+ V. w* M: U小弟近來有個專案是做DC to DC Convertor的Layout
! D* h( Z" h; P裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
7 Z3 Z6 G. S4 e9 n所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
+ b4 `6 L3 p" Q; [或 ...

4 U' G4 o1 j! t
latch up較好解決在device layout周圍畫上double guard ring。
而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

bowbow99

劃井字形～
: D1 e& Q0 Y, z' @* H) K0 G1 k" Cpoly的L劃0.3
8 K) G2 j' O. @! o8 ?/ n# K% _lvs的結果L會變大～
8 a# V, M% P. f/ \" |- L* b; o顆數越多會越大w1000~L就大到0.33...多
- n+ @, v: r6 Q" a$ k. O這樣lvs怎麼驗證都不對！

kerzon

回復 7# bowbow99
( j3 P. H+ \+ q5 x: g4 Y  X
6 Z& i) H7 P0 z6 c
6 K! C* g0 k& x  A3 N( ^    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

Abel_1909

受益匪淺。。。。。。。。

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。