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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › INL與DNL怎麼模擬!?
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[問題求助] INL與DNL怎麼模擬!?

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1#
發表於 2011-7-3 00:10:05 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問一下各位大大，INL跟DNL怎麼模擬!?- F) m6 Q/ I8 H! E" _. \
4 G' ?) h3 L' ?/ p
看之前學長都是直接跑好幾控制字組在用Excel去換算，感覺很慢...% Q0 Y8 O5 v2 G9 S, p% }+ t$ k7 |
hspice可以直接打.meas去模擬呢!?
" N7 b- j; W  X; O: \4 i+ S- r4 h4 c/ \) C0 _7 U
之前有聽學長說Spice Explorer可以直接顯示，不過學長沒有深入研究就走人了T_T# S0 ^+ z. t3 }; }/ I" `
請求大大們可以無私教一下小弟~~~感恩!!
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sjhor
2#
發表於 2011-7-8 16:20:52 | 只看該作者
請去看measure的HSPICE的menu.) j4 T3 M6 B0 P0 Y8 P( O  ^. c  ?6 Q
它可以測量之外，也可以寫成數學的運算式，這一部份需要依你的實際狀況來寫。" J% u9 G; r- `
所以建議你多看Manu，如此你才可以成為 HSPICE的高手。
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rice019
3#
發表於 2011-7-18 10:26:55 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了
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4#
 樓主| 發表於 2011-8-17 21:24:31 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了7 }; |2 z, m$ \
rice019 發表於 2011-7-18 10:26 AM
; g. Y! |3 D& g1 Y
7 {& \5 u2 y: U- R) f3 M2 n
- O9 A8 M& ]5 [7 \
Spice explore 不是很熟，我比較常用Cscope，- f! ?: m& c- G7 P
Spice explore 還在研究中...
- k& I* m# _: \1 v3 ?據說它還可以直接看眼圖等等....，可以省略用hspice寫meas的分析!!
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finster
5#
發表於 2011-8-18 02:39:21 | 只看該作者
我以前的作法是依照公式寫成.measure的方式來計算
  u) g( e  U$ j2 ihspice中的.measure很好用,建議你多多使用,在很多時候會很方便
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6#
 樓主| 發表於 2011-9-3 17:37:02 | 只看該作者
想在請問一下各位大大，INL跟DNL怎樣的range才較優
. I+ u9 i" x1 ^* `! z- T會因操作頻段的不同，規範有所區別嘛!?
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finster
7#
發表於 2011-9-5 06:48:38 | 只看該作者
如果你跑出來的INL和DNL在SPEC內會因為頻段的不同而有不同的結果. g8 z, X; z# C0 ^; o
那表示你設計的ADC或者DAC的頻寬不足,故而才會導致在不同的頻段上會有不同的結果8 E, q% E; G8 K; R! C9 ~: q
建議你確認一下
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8#
 樓主| 發表於 2011-9-5 14:29:30 | 只看該作者
我的電路做的INL&DNL是(100fs/100fs)，但是我的hspice跑的tran step=1ps，我跑完的波形模擬，所量測出來的INL&DNL非常的差...5 V2 x( C8 h, d2 o# Q
是否我該將tran step的精細度調整為100fs，6 F9 L' ]+ e  {8 |3 u
我有試圖跑過100fs，所寫的meas在.mt沒辦法顯示...
5 O9 T, w2 t9 m: ?6 G9 m
9 b  j0 H7 z% d另外一提，我之前所問的不同頻段下的INL&DNL的優劣意思是，在操作頻率500MHz，INL在正負多少內才算理想!!
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finster
9#
發表於 2011-9-9 00:28:31 | 只看該作者
若是操作在500MHz,那是非常高速的電路, E2 m& c( t/ {- J* a. i6 o
因為不知道你是採用那種電路架構,採用什麼製程和工作電壓以及幾bit的電路
, K8 D) Y* q  D! W% P實在很難理解INL & DNL非常差的原因2 C3 s0 S) b0 h9 I: r
因為不同架構,幾個bit電路和操作頻率,以及製程都因影響到輸出的結果
4 N$ E) G# @8 \/ b$ ^! v光從你的描述,實在很難解答
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10#
 樓主| 發表於 2011-9-13 15:50:20 | 只看該作者
我運用的是傳統的反相器鏈(Inverter Chain)架構的DLL，
; i% c8 A4 c7 ^7 T採用tsmc 0.18製程 電路設計是8*8bit，
  P! k. s) W# s  G7 T; K% \0 |6 G' b3 N! J
所以照理說，在操作頻率500MHz下，Resolution=2ns/64=31.25ps* p5 X" k* |; Q1 z: K1 }' l/ R
故我在做tran分析時，tran step掃1p是否不足，
+ B3 y8 ?, a5 H' x1 n4 f0 b7 U應該掃0.01p，電路準確才合乎分析...
# r. y  n$ w* y) O, E4 u0 T$ m
1 w# O4 P4 U' V7 W我在猜測，我的INL之所以不理想(不等分，在做64等分切割時，只有第1與第64最不均分，INL>1.5~2)，
2 v! w0 k" Y3 H/ i8 K: f是否在我spice電路分析的設定就已經有誤!
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qy79
11#
發表於 2011-9-23 09:44:50 | 只看該作者
学到了很多!!!!!!!!!!!!!!!!!!
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finster
12#
發表於 2011-10-3 06:57:50 | 只看該作者
你的INL和DNL與我認知的有所不同+ A6 ?  q- s9 r* o. a0 n! d
故而才會產生錯誤的認知. Z/ @% P8 t: y+ D
我一直以為你遇到的問題是ADC or DAC上的INL & DNL問題' L% E3 v  a6 o  |9 u. l' O2 e
但若是DLL,我倒是第一次聽到有INL & DNL問題,這就己經是超出我個人能力
& x6 j, j' y' Y5 F" A# X: G1 L2 ?7 LPLL & DLL我還算熟,但我還是第一次聽到有這種問題
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fireball
13#
發表於 2011-10-7 17:37:41 | 只看該作者
你模擬的時候有用.option accurate嗎, 你的精密度要求已經很高, 所以加了這一行模擬起來會比較接近你要的答案
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bulcas
14#
發表於 2012-3-20 21:40:55 | 只看該作者
這篇文章讓我受用良多！！！
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15#
發表於 2012-5-30 22:00:02 | 只看該作者
回復 10# a7893657 7 }5 X. O, W: }0 e' J* n
+ H) I9 T" }. D; A4 Q+ i; G1 d# D1 l
老師說，我們的掃描頻率定為resolution的兩倍就已足夠，一般都是10倍.
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16#
發表於 2012-7-17 18:25:32 | 只看該作者
感謝分享 讓我進步 對ADC的量測來說
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