ESD防謢電路中，MOS的source與Drain大小不一樣，請問為何呢？謝謝！

vic

ESD防謢電路中，MOS的Source與Drain大小不一樣，請問有什麼作用？
- L$ L& T0 d9 f再請問大的一邊是接Source or Drain 呢？與Pad有關嗎？
知道答案的大大，請為小弟解答一下，謝謝！

glacialwang

基本上 接PAD的部分會比較大 讓其具有較大的表面電阻 讓靜電電流走比較深層

despair

2 r! ~+ P+ j1 \
如針對source與drain面積大小不同進行討論，主要原因為抗ESD電流的衝擊。
/ u) z: A1 h, A  B' H7 p: U會有大小面積的差異，來因從PAD來的信號多會有ESD damage的問題。
7 s* X. `0 e* z9 q5 s3 Y8 P4 ^$ J
S/D若接點看到的是從PAD接過來的信號，該接點除了co to poly之間會有較大的rule外
5 @( B# [9 g  {! g; z4 j也會多層silicide bloak增加通道表面阻抗讓ESD電流走well這部份 ，用來抵抗ESD電流避免oxide or gate poly遭到破壞。

這只是相關ESD guidelines的一小部份，若要全盤了解還需要多查資料～加油。

vic

謝謝兩位大大的解答...
( I3 {, H( H6 f' |& z) `意思都差不多，我大概能了解了...
至於多一層silicide這部份，是指多加一層RPO嗎？
+ M; v  x4 e" z9 V# P: |& x- T謝謝！

despair

部分foundry是叫做RPO，或者又叫做SAB
& a! l  F$ ?3 I  d. s- P不同晶圓廠都有不同的稱呼

towner

看了还是一头雾水,没看太明白

klim

我的ESD防謢電路中，MOS的Source與Drain的SCG及DCG都有加長,
SCG約為DCG的一半，HBM可過+/-8KV, 但MM只能過+/-300V,
; J; E  F( Z/ S7 q% X+ O: O! r有做delayer, 發現是死在source與poly的介面, 請問為什麼？
9 U# c$ ~! m( x% L! I+ P知道答案的大大，請為小弟解答一下，謝謝！

bowbow99

看一次看不懂..看第二次
5 ?" F, J7 y3 A( _5 b6 ]看第二次~不懂還是不懂~等遇到才知道