verilog 寫有限狀態機的問題

michael6172

各位大大
" T% Z+ g0 G' @" e, E; g9 @
我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

# ^6 N' @' m' a7 x/ D* u6 A例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
) x' O7 _. Y2 N& v1 m% ?: @
, c6 a( g6 @/ D  O8 ]4 b! R但是，pose-route simulation 的結果就會有錯誤。
3 M  \- p. J0 ~* _9 x
3 {/ {* F6 x' p0 z" p/ }; p不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?
$ n/ ~. i, B3 U2 K# i) a3 _: y
麻煩各位大大分享一下
. v/ e, g7 c$ t# N
# {7 P3 Z( K  ]  A) |6 S謝謝

russell

哈囉! 我發訊息給你囉!
% `/ n7 @/ {, U% b
需要更多的info. 來幫您解決喔!
3 d+ N  _7 W7 r/ }; d% J( s
: M. w+ P$ \4 K5 _7 M. G8 Lrussell0916@gmail.com

ishoni

有沒有加上這句呢?

"synopsys full_case parallel_case"

幫助描述你的case status...
( Q+ ~; R, c) g# @7 ]: P
有一篇文章在討論這個:
  t' l0 ]7 g( D* j: a. u) A: s
5 u' _  O6 ?1 _' Pkunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172
( c. Z% `$ D) [+ _
會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題

另外model FSM時，個人習慣分成3個always block:
* w  s0 ]% N2 m  r( D4 ^' C0 y& V
* t: Q( J/ C1 b   1. sequential logic part for state assign
   2. combinational logic part for state transition
/ I8 N3 M* J$ C   3. combinational logic part for control signals
8 y! z+ r/ @# d" g7 L
這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.
: o5 p- h8 G0 _5 F5 o: j
3 e: C2 o; o* i總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
2 {  O& L. l5 f不然這樣的描述太籠統了