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各位大大,
( q2 a# z1 n& i4 k ]& q7 U ! b6 M {8 t+ o1 Q+ c0 x
問題一:
; |4 k* m# r3 Q3 n/ v, {) r; t# G 我在用xilinx ise合成時出現下面警告,這是什麼原因? 該怎麼解決呢?3 K, ]9 S9 s* C% D3 `; d6 S1 b1 t9 z
我的程式在Xilinx ise 執行 在implement Design 中的Place &Route 項目,出現警告,它說明如下
9 S$ ^) \/ e, _: A# a/ y WARNINGhysDesignRules : 367 - The signal <clk_IBUF> is incomplete. The signal
8 o2 p0 ~2 h. z8 g+ S/ L WARNINGhysDesignRules : 367 - The signal <reset_IBUF> is incomplete. The signal
7 ~' t- h* Z+ h# ]- ?1 ` 這些是怎麼回事能請大大幫我解答嗎? 謝謝您
# E9 h: Q8 c( }8 E H0 j- s& k0 n/ l' v8 R
問題二:+ q$ r8 H0 M' s, d4 l. h
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因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義,可是我在Xilinx 中的Assign
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Package pin 早把FPGA的接腳編號打上去了,可是在vericomm還是說我的led 沒有定義!這是為什麼?% ~* _' w# @( h" f7 i+ h
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其中FPGA有它FPGA 的LED接腳,我把它打上去對應我程式的LED,但卻還是說LED沒定義。 |
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