請教前輩們有關 Pipeline ADC 的問題

naliga

想要請教前輩們有關 Pipeline ADC 的問題
ADC  每一級為 1.5 bit 的架構做 calibration
5 x9 V$ `6 A2 _晶片下線回來量測，就結果來看
% @6 e9 O! R7 V( F2 [在某些特定的 stage 會有很大的 offset
1 E  y$ r( r7 a& `- q5 G1 b" x% {造成嚴重的 missing code
有的 chip 發生在第一級 有的 chip 發生在第三級
8 t6 Z' K9 T  j想不透的是，因為有 1.5 bit 的補償
理論上應該可以抵抗約 +/- 150 mv 的 offset
一直找不到可能掛掉的地方
想請前輩們給一些方向及意見，感謝

lchuang

==================================================
; [" ]+ l! X, k8 Y$ X; g/ U
, p1 C% S' \* c' Z有的 chip 發生在第一級 有的 chip 發生在第三級
( ]/ D2 @- A5 ~1 o, D
. [3 I7 K, T2 J& I4 m想不透的是，因為有 1.5 bit 的補償
% d  M8 `, w$ y1 j1 y3 X  k
$ R- v* W" n5 Q& e9 R0 }理論上應該可以抵抗約 +/- 150 mv 的 offset
" R. S5 K3 j. t$ A
: x/ L8 U* R1 M, g9 C- D* P==================================================

8 N) d/ @& X% v) M/ k' C以上部份原文我個人認為作者你可能搞錯了1.5 bit的offset抵消的觀念了，

所謂的+/- 150mV指的是比較器的offset.....並不是你所謂的OP offset唷~~~~
6 R; O& ^0 U5 T) [$ F- }" c% D7 a5 i
另外就是一般做Pipeline ADC都會著重在前四級(以12bit、+/-1V輸入電壓)，

& p. U: @5 Q! Y: g$ v; B那麼第一級的OP所產生的error就需要壓在"0.25mV"以下才能達到................

所以你可以先提供一下你的ADC規格，大致才會知道這個ADC的關鍵在哪........
. z: |& b  c3 n, \8 V* V" X4 |
至於你所謂的miss code會發生在第幾級......其實以pipeline來說，只要第一級毀掉....

+ }* ]- R0 X: {7 o4 T8 b; J2 j9 ~7 g後面的幾級我想都不會好到哪裡去........

. o6 P8 V  g% ?2 M2 p+ W  _; e所以pipeline的第一級OP是最重要的，你可以去檢查一下第一級的error(Pre-sim and Po-sim)~~~

5 \( o1 m2 c, S0 o) ~Good luck

naliga

Dear Ichuang 大大
7 J+ \- V7 |) j) {4 r6 ~不好意思，請問您指的 OP 是指 Reside 上的 OP 嗎？
積分器的 OP 我有 check 過 error 穩定時的 error 有小於 1/2 lsb
$ R7 y0 m$ C5 r: j/ V所以我才會傾向懷疑是 comparator 的問題

. Z3 Z  }, S* S  e4 u& |* e) k$ C當然，若第一級輸入的訊號有問題，後面的數值都沒有參考意義
因為不會貼圖，我用文字說明一下我目前的量測結果
5 \6 {* Z/ X, j: FADC 為 10BIT Swing 為 1v Common Voltage = 1.4v
我輸入一個 ramp 得到的結果為
Ideal Code : 1,2,3,4,5.......126,127,128,129......158,159,160.......255,256,257....286,287..
; p9 N& d6 h: d7 f實際輸出       ： 1,2,3,4,5.......126,127,127,127......127,159,160.......255,255,255....255,287..
, }$ y- l* Y- e" i; }! @此現象會重覆出現在 127, 255, 383,511,639,767,895 等 level
# k+ P" i7 _: b; U) b- T因此懷疑是第三級的比較器出問題
不過每一級的比較器電路和 layout 都相同
若單單發生在某一級又很令我困惑
所以想請求大大們給予一些方向找答案，謝謝

lchuang

你的Calibration有沒有bypass功能阿???看起來你的ADC是沒問題的~~~~

建議你先關掉Calibration功能，再看看有沒有missing code~~~
/ x2 N2 Y0 K9 K7 J
& H, X3 n4 ?5 f你也可以用Digital code反推一下你的輸入電壓，

8 m. r, J8 o$ V8 L! u3 F可以先算出輸入電壓是多少會發生，在我的想法我會想到

# Z8 R- e9 H5 z% B. I7 E' E# B127===>0001111111

: t  b( d2 J8 K# {255===>0011111111
' u! n% r5 h4 ?/ \
383===>0101111111

......etc

% z$ s% {: n& r$ P' {2 M你是前四bit做Calibration嗎????建議你去看一下Calibration.....

另外你的pre-sim跟post-sim都有含Calibration去模擬嗎????
% g. {0 E6 F4 o8 Y1 _$ Y. `
/ W' B, {0 ?- n  [+ Q, Y因為Calibration是屬於數位電路部份，

所以你可以透過verilog sim來驗證一下你的數位部份，
6 P) w% m9 ?5 m# I, Z
6 g2 M! M. x$ @7 q9 V8 h; W4 d) q但是你要針對ADC部份寫behavior model來驗證會比較快~~~~

Good luck

lchuang

剛剛手算一下，missing code會發生在輸入電壓為：
# L4 @+ }4 e0 D
0.125~0.155

; g' R- V: ]7 {' s+ Y9 r; Z0.25~0.28
  R9 s# Y9 M4 w' y" h$ |: C# |2 G
0.375~0.405
3 b5 z: o8 V+ \3 E
0.5~0.53

0.625~0.655

$ v1 Y% _( l7 y/ {; `6 k# [0.75~0.78

- w* H3 @2 }9 L0.875~0.905
: q9 w# u! f3 s* k
* s' m( I. s% Y8 e2 I0 R你先往這方面去跑一下模擬~~~~
; U7 P$ h; i9 n1 f' L/ ?" l
; h( o: B; w5 }3 z  |- N! t應該可以還原一些~~~~

billtc1234

似乎是OP 提早飽和掉了,可能是比較器offset太大或residue gain >2 造成.
比較器的offset 是隨機的(random distribution) ,即使layout相同,但offset 不可能相同.
1 [! B9 R2 n. ?9 y  j6 b& @( a可以試著加入Voltage source 進入 ADC 的比較器input 端當offset 模擬看看.