請教前輩們有關 Pipeline ADC 的問題

naliga

想要請教前輩們有關 Pipeline ADC 的問題
ADC  每一級為 1.5 bit 的架構做 calibration
* H  p0 Y1 G% _9 |晶片下線回來量測，就結果來看
在某些特定的 stage 會有很大的 offset
造成嚴重的 missing code
有的 chip 發生在第一級 有的 chip 發生在第三級
$ R, m% v* @1 H) J3 ]( l( `0 p; @6 O& d想不透的是，因為有 1.5 bit 的補償
理論上應該可以抵抗約 +/- 150 mv 的 offset
8 N1 F6 _+ b" D  a$ X" z一直找不到可能掛掉的地方
) _+ v, y3 P2 r- H, I' n4 d. D  `想請前輩們給一些方向及意見，感謝

lchuang

==================================================

: S( U$ ?. ?& W  x8 I3 Z7 r( S: d有的 chip 發生在第一級 有的 chip 發生在第三級
) \5 l# s/ _$ I# ?4 [' i: C
想不透的是，因為有 1.5 bit 的補償

理論上應該可以抵抗約 +/- 150 mv 的 offset
3 g0 h+ z( q0 y, S6 E9 J; Z
9 _( R) A1 B2 h3 Q, b* c==================================================
$ f4 b5 S+ ?  U0 G- A
: @! ^% M+ H# }( w* \以上部份原文我個人認為作者你可能搞錯了1.5 bit的offset抵消的觀念了，

* e; M" [; e  Q0 f( x; w$ R所謂的+/- 150mV指的是比較器的offset.....並不是你所謂的OP offset唷~~~~
; D. Y7 a+ c" {) e- R& O* W+ A8 D
另外就是一般做Pipeline ADC都會著重在前四級(以12bit、+/-1V輸入電壓)，
6 s# l! R! U( Y( x% g, x
那麼第一級的OP所產生的error就需要壓在"0.25mV"以下才能達到................

2 J) W0 `7 w8 ?9 n( D所以你可以先提供一下你的ADC規格，大致才會知道這個ADC的關鍵在哪........
( V: A& N; D8 Z8 W1 C% @
; f- C  j1 n, H1 K# P至於你所謂的miss code會發生在第幾級......其實以pipeline來說，只要第一級毀掉....
  T: q: H) P1 `
  q! O2 l3 a, \; Z7 Q& q後面的幾級我想都不會好到哪裡去........
8 [! P2 Y& s( U- ?
所以pipeline的第一級OP是最重要的，你可以去檢查一下第一級的error(Pre-sim and Po-sim)~~~

; L, E+ Z7 E5 e9 T. u2 o* P6 KGood luck

naliga

Dear Ichuang 大大
' U* y% @& S4 N不好意思，請問您指的 OP 是指 Reside 上的 OP 嗎？
積分器的 OP 我有 check 過 error 穩定時的 error 有小於 1/2 lsb
所以我才會傾向懷疑是 comparator 的問題

當然，若第一級輸入的訊號有問題，後面的數值都沒有參考意義
' X6 N( W" a3 L! M+ r因為不會貼圖，我用文字說明一下我目前的量測結果
ADC 為 10BIT Swing 為 1v Common Voltage = 1.4v
我輸入一個 ramp 得到的結果為
: \5 n: _+ F# mIdeal Code : 1,2,3,4,5.......126,127,128,129......158,159,160.......255,256,257....286,287..
2 C6 i! U* I5 H' C# z3 ]( e7 f實際輸出       ： 1,2,3,4,5.......126,127,127,127......127,159,160.......255,255,255....255,287..
此現象會重覆出現在 127, 255, 383,511,639,767,895 等 level
$ X$ Q. u" s3 k, j8 l% q因此懷疑是第三級的比較器出問題
不過每一級的比較器電路和 layout 都相同
若單單發生在某一級又很令我困惑
所以想請求大大們給予一些方向找答案，謝謝

lchuang

你的Calibration有沒有bypass功能阿???看起來你的ADC是沒問題的~~~~
9 w& ^5 E, _& i% p
建議你先關掉Calibration功能，再看看有沒有missing code~~~

" J6 e% R' S: X8 D% Z, \0 u: Q你也可以用Digital code反推一下你的輸入電壓，

8 k6 \6 ?7 ^5 y- z1 ~# ^: ^- |可以先算出輸入電壓是多少會發生，在我的想法我會想到
5 ]; Z. d' L4 x' L+ A2 a
127===>0001111111
, G( b$ j* s( q* n0 M
255===>0011111111
7 m7 B3 ?9 S! n7 f  U# r
383===>0101111111
8 k" B! \- \7 N. ~# Y
  E) g, m1 ~3 K% o8 a# O4 a- h7 I......etc
  D/ ]8 Z4 J4 X- }. d
你是前四bit做Calibration嗎????建議你去看一下Calibration.....
5 S$ a" O( Z! i
; u; {& O# a1 j9 L另外你的pre-sim跟post-sim都有含Calibration去模擬嗎????

9 t. @2 L- D8 }" }* Q6 d因為Calibration是屬於數位電路部份，
6 ~5 T: Q( Z, K3 n4 [5 n/ l4 O) f
所以你可以透過verilog sim來驗證一下你的數位部份，

6 n7 S6 _- p% {  s但是你要針對ADC部份寫behavior model來驗證會比較快~~~~
8 U% H9 f$ M8 q; R! g* J. E. E
Good luck

lchuang

剛剛手算一下，missing code會發生在輸入電壓為：
+ a2 p' I1 N: g6 _% l* I
" Q: I2 X/ j0 m9 V& l0.125~0.155

5 [. R2 A$ l  R% h+ @0.25~0.28
2 A4 ]" Z" G! O3 D) e
0.375~0.405
9 ?. [- z5 q9 E, H" L7 U/ K) ~) [
0.5~0.53
, J+ [# Y# w2 l2 j, f+ A6 _5 k
0.625~0.655
+ N+ N# U, Q' U+ L) ~! _0 B' P
0.75~0.78
9 ^% ]9 R& q, X) T& P# k5 A9 Z
: [: B9 w1 @3 f0 ~* L; q0.875~0.905

  E* g$ N6 J2 R$ {& K2 q0 H/ x你先往這方面去跑一下模擬~~~~
: @1 L5 s$ o3 I  n: ~% M- r3 |
1 F( b3 f$ z) K5 p, E應該可以還原一些~~~~

billtc1234

似乎是OP 提早飽和掉了,可能是比較器offset太大或residue gain >2 造成.
$ V' G% L: U/ }5 h* R2 I比較器的offset 是隨機的(random distribution) ,即使layout相同,但offset 不可能相同.
2 [/ v' K8 l; O; S9 v! u$ `可以試著加入Voltage source 進入 ADC 的比較器input 端當offset 模擬看看.