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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 請問一下FPGA要怎麼實現高倍的倍頻電路嗎??? ...
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[問題求助] 請問一下FPGA要怎麼實現高倍的倍頻電路嗎???

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1#
發表於 2009-5-27 14:03:45 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
不好意思~~想要請教一下各位前輩們~~8 ]' E- D) h, r; _
我所使用的FPGA晶片是altera的Cyclone系列~~~
( V+ V. v3 S7 L7 v# M9 h$ g# P我現在遇到了一個問題，就是我電路板的input clock是48Mhz，但是我想要讓FPGA可以輸出二個clock分別是32.2Mhz跟48.3Mhz~~
2 T4 r' q% Q. y( x* a+ Z我查過了Cyclone系列的PLL分頻跟倍頻ranges只有1到32而已，明顯不能達到我的要求(輸出没辨法為48.3Mhz)~~3 s0 o* G! f; X: I8 h
所以我想要找看看有沒有什麼方法可以設計出一個高倍的倍頻電路~~不知道各位前輩們有沒有人有經驗??
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2#
發表於 2009-6-2 15:12:54 | 只看該作者
第一個PLL 做一個100 MHz的頻率出來
5 O9 Z" S' h9 `  a9 J第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了
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3#
 樓主| 發表於 2009-6-2 15:37:35 | 只看該作者
原帖由 topplaza 於 2009-6-2 03:12 PM 發表 # J2 d1 s% x7 _  w: }
第一個PLL 做一個100 MHz的頻率出來# o# j% ]- n2 O
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了

+ a# v" w4 \& P, o$ e
9 o, J$ C# m- i1 |我試過這樣去做/ I+ h3 l: ~$ P
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率; s' P5 |, ^2 G
而我電路的外部輸入頻率只有一個48MHz而已% V. V7 K' j) M3 ^# Q( Q2 }
所以沒辨法這樣做4 y0 j9 d/ f. _$ P) \9 Q* V- |

; _/ s+ u1 Q# h0 B( t5 N, f5 b8 W5 W1 j而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制9 _" k7 {/ d/ Y! S8 ^  h
只能做1到32的除頻跟倍頻$ S$ u+ y, d9 t
所以照您的說法下去做也行不通( q" y( h  D* z* z! m
- \5 Z0 v$ Y3 h7 B8 d+ Z
不知道還有沒有那位前輩有其他的方法?? (跪求Q.Q)
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darylz
4#
發表於 2009-6-3 12:02:34 | 只看該作者
这方案怎么定下来的？
# w3 j+ W4 `# m5 U很难想象哪里有这样的应用，输入48M输出48.3M
& F! O; y0 X4 ~2 J( v要锁频吗
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5#
 樓主| 發表於 2009-6-3 13:02:38 | 只看該作者
其實原本是要求要做遞增的
7 m8 c6 P" w# `4 c輸出頻率由48MHz開始增加. d& i: o5 e: a" D# _, b
一次增加0.3MHz直到63MHz為止5 [0 m/ |0 g. p! p$ n
但是我現在連48.3MHz都做不出來
/ A+ t" r, @. W2 k- f( a所以才會上來問問看有沒有人有什麼建意
3 n* K/ G+ F+ e' x) h+ X$ Y, V2 ^4 P& q' z/ p& V1 X
[ 本帖最後由 tmwcndjjmj 於 2009-6-3 01:12 PM 編輯 ]
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6#
發表於 2009-6-3 17:16:27 | 只看該作者
原帖由 tmwcndjjmj 於 2009-6-2 03:37 PM 發表 - j; r& f) X! k0 b* C: j
6 y9 c; g% P: W6 t% m

: g# K' n6 n& X& {8 \, n我試過這樣去做
8 j; L6 k7 @1 H. b! @5 e但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
6 A+ u7 c% Z) O7 I$ `' d而我電路的外部輸入頻率只有一個48MHz而已
* v% H/ z; t; e) I所以沒辨法這樣做) t5 Z* |3 y! |0 w: }" [

  V: @- F! g" d7 [而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制; ~: T/ m+ G( O) [6 n
只能做1到32 ...
* O% x  z; Y# Q+ G/ q
8 u% n$ K4 K4 f$ y- V/ M
可是我試一下 Cyclone的PLL是可以做到啊!
, I& o6 n# d3 A  Q3 C0 ?: V7 nPLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
* |* K* ?( m) g& s) h你是在合成時產生錯誤訊息的嗎?
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7#
 樓主| 發表於 2009-6-4 09:50:32 | 只看該作者
原帖由 topplaza 於 2009-6-3 05:16 PM 發表
! I5 J# S  }+ l" P6 F  G- Q) A- \3 E
& D; J3 ?  p; y/ |7 \& w
& ^# G" L: c+ U5 u2 u可是我試一下 Cyclone的PLL是可以做到啊!
; I5 o6 u/ q1 ~8 ?* u1 W9 hPLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的' \) W, P  k- {7 X, ~( z) {+ W
你是在合成時產生錯誤訊息的嗎?
, \" F9 I9 l8 b

9 c, a+ w1 q8 q$ S我也試過你的做法,是可以設定一個輸出48.33333MHz
0 K! I* v& P* J+ [, u" Q但是我compile到Fitter(Place & Route)的時候就會出現ERROR% }: T, }0 T" l: _2 O
所以我才會上來問問
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8#
 樓主| 發表於 2009-7-3 14:34:39 | 只看該作者
問題決解了8 W5 j" x6 a* ^1 f+ H/ ^* k
謝謝各位的幫忙
0 U9 x2 z; r; Y- d) Y9 d. K* I最好還是使用counter來計數2 J% |8 j1 M+ V0 m; A# n7 r- e
不使用改變頻率來控制了: h8 \, H' A9 n
然雖同步方面算了很久才達成; ]$ t, d& \2 F9 S. l7 `2 {/ m' E
不過總算是完成了
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thjan65
9#
發表於 2011-12-29 17:59:36 | 只看該作者
回復 8# tmwcndjjmj
3 c1 D7 w7 N* `0 E, E
& _& @' F. f8 L7 ~& |; G" m1 e, x# w) b7 o9 j; C" [
土法煉鋼    ? 辛苦但直接.
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