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[問題求助] 請問一下FPGA要怎麼實現高倍的倍頻電路嗎???

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1#
發表於 2009-5-27 14:03:45 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
不好意思~~想要請教一下各位前輩們~~
5 r5 j. ?& ?1 h: b, [我所使用的FPGA晶片是altera的Cyclone系列~~~6 Y2 C2 N  k/ C! f% o
我現在遇到了一個問題,就是我電路板的input clock是48Mhz,但是我想要讓FPGA可以輸出二個clock分別是32.2Mhz跟48.3Mhz~~
  {1 R, a' _7 H+ t) p4 g我查過了Cyclone系列的PLL分頻跟倍頻ranges只有1到32而已,明顯不能達到我的要求(輸出没辨法為48.3Mhz)~~
/ h- x2 M( N3 P  D9 B! @9 m; f所以我想要找看看有沒有什麼方法可以設計出一個高倍的倍頻電路~~不知道各位前輩們有沒有人有經驗??
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2#
發表於 2009-6-2 15:12:54 | 只看該作者
第一個PLL 做一個100 MHz的頻率出來
- i/ h5 ~7 Z( W" |; T4 A0 C* r第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了
3#
 樓主| 發表於 2009-6-2 15:37:35 | 只看該作者
原帖由 topplaza 於 2009-6-2 03:12 PM 發表
  R8 G- n; K& _第一個PLL 做一個100 MHz的頻率出來% c8 g2 D8 |, y8 Q6 t# |
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了

# n" q) W  h! z' m- A: o3 _, k* ?; c, ~/ T1 ~
我試過這樣去做
$ V' _. b! [$ Y7 Q- P4 R% t但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
! m3 O* q% {& l  {" z4 E而我電路的外部輸入頻率只有一個48MHz而已4 `) E6 ]: `# v3 w9 |
所以沒辨法這樣做
; \% i5 u! x2 `9 Q0 q
! \' O! H9 z. O4 v9 d" l而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
3 ]  _4 |, d7 v( c只能做1到32的除頻跟倍頻/ Z2 ^8 K. ^5 R& Q# j
所以照您的說法下去做也行不通
1 P1 T/ n. T% o% ^/ ?1 N" s
5 v0 K8 w1 C( Y7 d6 h, I8 N+ Z不知道還有沒有那位前輩有其他的方法?? (跪求Q.Q)
4#
發表於 2009-6-3 12:02:34 | 只看該作者
这方案怎么定下来的?; x: c& K( m$ A' ~# i7 m
很难想象哪里有这样的应用,输入48M输出48.3M1 N9 ~8 ^' {/ Y+ \  @5 l: r
要锁频吗
5#
 樓主| 發表於 2009-6-3 13:02:38 | 只看該作者
其實原本是要求要做遞增的' d# A/ f' k# {% V9 V
輸出頻率由48MHz開始增加1 S8 F1 P5 j1 Z9 I
一次增加0.3MHz直到63MHz為止' |; ?! a1 }6 w8 J4 k8 b4 g
但是我現在連48.3MHz都做不出來
. I% O, b3 D" w% v' i7 J0 q所以才會上來問問看有沒有人有什麼建意
; X- a, R: i* }; T; B( j7 S+ ]- I1 E  b. p
[ 本帖最後由 tmwcndjjmj 於 2009-6-3 01:12 PM 編輯 ]
6#
發表於 2009-6-3 17:16:27 | 只看該作者
原帖由 tmwcndjjmj 於 2009-6-2 03:37 PM 發表 ) f, ]. p6 f+ I8 K( n

) [* R+ h0 ]) f; a/ m* K/ }
4 F  a/ N9 i5 d& M% {, Q我試過這樣去做, ^% F" D5 p9 ?) K6 l4 x
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
- i9 W; V/ J' Q; p/ K  d7 @而我電路的外部輸入頻率只有一個48MHz而已
' U( O# r  L$ Q" i8 r; W8 {所以沒辨法這樣做
7 W( \( s1 t2 P8 y% h( W8 z0 @, a  Q5 B2 a
而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
" W& m- n& q" K4 O只能做1到32 ...

. Z$ o$ Y- r" f* [- d6 l+ S# p$ H, j3 P
可是我試一下 Cyclone的PLL是可以做到啊!: t& }+ U& L% g, ]
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
/ H/ M8 B% N* }0 `7 r8 w  e% g你是在合成時產生錯誤訊息的嗎?
7#
 樓主| 發表於 2009-6-4 09:50:32 | 只看該作者
原帖由 topplaza 於 2009-6-3 05:16 PM 發表
2 ^* I9 {- A. q: p- G: L6 x# O; M/ H" P* w) k

+ R) a- b. d) \; O% K可是我試一下 Cyclone的PLL是可以做到啊!* [1 ]9 E/ l' X' w5 z( x, L
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
* R1 g% I- q! ~( t" n你是在合成時產生錯誤訊息的嗎?
3 [- W1 h6 {8 y9 J
; g/ _2 w$ O! v0 r% z& h5 v
我也試過你的做法,是可以設定一個輸出48.33333MHz. t' {5 z/ \7 }: x( e! F
但是我compile到Fitter(Place & Route)的時候就會出現ERROR  H+ T7 h3 w& y- e% z
所以我才會上來問問
8#
 樓主| 發表於 2009-7-3 14:34:39 | 只看該作者
問題決解了, U$ E: G& z* Q- v6 O* Y& K
謝謝各位的幫忙' D' E/ u7 k( ^9 @& B! d
最好還是使用counter來計數
; ^9 m) x0 S' l* K+ j4 p不使用改變頻率來控制了3 G. d3 ~6 h7 M
然雖同步方面算了很久才達成
1 f2 A( V: p' a3 D  b不過總算是完成了
9#
發表於 2011-12-29 17:59:36 | 只看該作者
回復 8# tmwcndjjmj
+ ~4 R) ]. [( y
/ _1 J1 {" b$ j( P. v) I! l# R  E/ ?7 K0 \8 h+ H- h
土法煉鋼    ? 辛苦但直接.
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