Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
3 c! ]9 F; g+ d2 [3 h6 |0 K4 y- M! `  _此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
法是對的嗎？
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
# K. O8 B6 _8 ]4 k產生的電壓能使OPA中的cascode中mos都在飽和區就好？
/ T) N# d2 C- ]: L, f0 i
& \/ \! T$ C4 p1 b4 H% p此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
* G0 ^+ x8 D8 n0 S' L' D謝謝

# m' ]% H+ c, K2 V( T- Y) F/ f[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
7 a9 J3 o) c) o! j( v: @$ G建議BIAS電路跟OPAMP 各自作MATCHING。
再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
+ _8 i# N8 r8 P1 r1 l) H最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
謝謝。
; h# _6 l0 T  `) W9 QSTART-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
8 s0 q& P6 R3 G0 z6 U/ G其他的部份確實有問題，我會修改。

6 n. |5 \: e9 |0 E6 B  _! {不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
$ r- r7 G) ?; u$ D( k3 u4 @  W: j我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
2 e' \+ N# }! `/ _謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
/ H2 J1 C0 C2 k9 G: t
# j3 s5 }0 ?+ V2 r2 r此外我將此OPA接成反向大器，圖二，其中:
rf : 10K
. B5 Y; s: D$ G* Drs : 10k
  {) ~2 i8 V2 a" M, J2 {8 hvin : sin(1.65v 1.65 50k)
; m% w  j, p' f% F; ]+ E) ?: B- L3 Bvp : 1.65
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
  新電路如圖四
# B+ k7 H, }. S( s; o" }謝謝

! G6 i6 ]5 u" C$ \" O4 }[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~
% g* y5 S: X$ ^# c; @3 B
你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
8 ~0 G. v8 l2 o' o1 W/ P7 r5 y只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
8 P: e6 o- y% v! E, C
不知道你的CMRR是怎麼取出來的
1 `( k+ o9 F/ e4 B3 O0 G/ _可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
反向放大的Vin與Vout相位也不對~~~~

! l3 S! ^1 T+ Y+ I你的偏壓電流不足以提供電阻的電流
; Q+ v6 U. c  _! m, \* A1.65v/10k=165uA>>10uA
2 A/ F! e' l: @. D& J" O只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
. N7 x% l% v4 \/ ~6 S
0 i/ `5 k5 a( ?4 r' X# X不知道你的CMRR是怎麼取出來的
! N% G, l( W. ~4 u( F( ]可以將BIAS的電 ...

8 k# p) o8 O/ B  E- d6 I終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
) \6 ]$ e! `. ]/ J' _5 X. U+ v.param vdd_p=3.3
3 u! J! S4 S) s# k/ Lvdd avdd 0 vdd_p
% L- Y9 p- K7 I( ?5 k; @vss avss  0 0
( ^. p! z, C7 g& ^4 v2 V, ]VM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
* instance of top module                                                      *

) a' \$ B; J, A7 Q9 ]4 M( Vx1 OUT VM VP OPA

4 C6 m" Y6 E& B' t% G) N) P* Sweep & Analysis                                                      *
; G- |+ ]6 m. Y* {.op
# N( Z" T) V4 _* |. K1 m.ac dec 100 10 1000meg
. F" x$ {9 {- x' T.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao
$ c* M: K% a4 ]; Z7 O4 X$ q
首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的