doubt supply-independent biasing

ffsher100

i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing
( l( P, Z6 b9 X8 d, a& V/ b' b7 r7 g==>figure 1
5 x' _! L8 _9 g9 v! T- i; R==>figure 2

by figure2, it looks like vdd really has no effect on the figure 1 CKT.
! h& Q# C/ v3 a- c) i6 f+ P- H7 r
the textbook also introduce start-up circuit M5 into the design as following:
==>figure 3
$ f  N5 }3 Q) E# k4 I9 V$ f  ewhen simulating the circuit with startup(M5), it seem to be effected by VDD.
( Y- V: @8 X" r6 @3 X/ BCurrent Iout, Iref vary with VDD.
In practice, figure 3 become Supply-dependent Biasing since startup must include.
how could this be? if using figure 3, supply- independent case never happen.

& q. c: a1 P+ I& w  h- pbelow figure, i sweep .dc vdd.

As you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v

lchuang

從你的結果來看，分三種case來檢查.........

/ ~3 q( F) j1 B9 Y) I輸入電壓(分別為2.5V、2.8V and 4V)後，檢查你每一顆MOS的工作點，是否都為飽和區，

# \  w$ W# _5 f" G8 g7 s並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod

! M8 J" J( a' K$ k0 v6 F: Z" j(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的，Vod這參數要H2006以後的版本才有)

1 g  b+ P0 z6 s. J" W8 n9 h- Q4 m6 i有了以上的資訊你才可以知道問題出在哪............

PS：既然M5是當作startup用的MOS，那麼W/L比就不用太大，以一般設計來說W=0.5u L=10u

- E- E3 Y: S; A3 K) h算是一個建議值，但是還是得照實際電路需求去做改變~~~~

以上是給你的一些建議~~~~~Good luck~~~~

ffsher100

聽你這麼提起來....我想問個另外的問題
: Q# H8 V8 l5 L在hspice report中的Vds(sat) 、Vds的關係為何?

我知道Vds指的是實際mos的drain-source的跨壓
那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
, R  Y- c. z: f可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明

ffsher100

回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了

' \% K$ C9 y: z9 u但是Iref&Iout的不一致性還是會出現
就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區
我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變

( d+ x6 Z& y1 t- n2 Q另外...有個困擾我很久的問題....Startup mos: M5真的有用?
在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M5
3 u8 N8 @7 Y5 f就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)

lchuang

$ B3 j) j% U+ R  d" @8 `  e
' A, S+ A7 G' l% U7 k- X先來討論一下所謂的Vds(sat)：

你試著模擬一個固電電流源，如一顆PMOS~~~~S接VDD，並且G跟D互接然後掛一個電流源(ex,20uA)
3 [- S$ c. o4 v0 M! B3 b
: t% O% R/ O% F' R' XW/L可以先固定一個值(ex,5u/1u)，然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA
/ q* ?: u0 A2 B6 k* `
+ H3 S: @0 W" L+ g0 H1 y然後你就可以看出Vds(sat)會明顯得拉高.......

至於所謂的vds(sat)其實在我來說，它是一個滿足MOS進入飽和區的條件式而已........
8 c1 J' h% B5 O! [8 I/ l* v
而所謂的條件式就是Vds > Vds(sat)，一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~
6 i- Q! w$ B$ G, r7 X- b5 v2 l+ W* F
5 N2 C) }9 s8 t' m; D* y* Y! s那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......
) T* P6 {+ R7 w1 n$ M! U5 C8 W8 m
% E! U) T) @1 Y4 f3 U3 x6 W問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......
( ]( X( `7 q$ F" j- D! [
一般設計電路，以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓，

而是給OP做mirror電流的"偏壓電路"本身，它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~

" s0 U! _0 Q, O" ]以上是Vds(sat)跟一些電路的少許觀念...........
3 a2 J' Y, [, f7 l5 U, U, Z
' n9 H4 ~1 a" q# ]& x8 y================討論M5 start-up 分隔線=======================

一般你要模擬所謂的start-up MOS，以你上面電路為例，當你不加入M5這一顆MOS的話......
! B- n; ]3 s- E, b4 x) O
你可以在spice檔內下一個初始值的指令，

: t# O" p1 y/ Z: }/ r: m% m  ?2 J8 ^我們先假設M3的G、D與M2的D接點為"QQ"，M1的G、D跟M2的G接點為"AA"
. w& n. i% f: B/ f
9 U% U4 o  d! @4 _, D然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~

你就會發現你的偏壓電路的MOS都在cut off階段~~~

接著你可以加入M5後再來模擬，你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....

這個模擬其實是一個real case會發生的狀況，因為在IC內部一般不給電情況下......
% r- I/ A+ }% M# E
6 x( \( ]! k' u; y0 c$ o每一個節點都是"unkown"的，那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~
$ f' J7 R- D, k; E- }
=====================================================

- r" y& S+ a$ ~% H2 D你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個
* K! A( N2 H7 K  X; ~* z, f6 j
"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......

# O1 Q: q1 U5 e: R% b而這個應該就是你所謂的電流不一致的原因，你可以在list檔裡找到M5與M2的電流~~~~
* q3 ^* u8 X5 M1 S1 c9 }1 |6 H: \
+ ~! m7 G3 C% ]6 \0 ], U8 A) G; r然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~

PS：所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......
$ @1 u/ ?  ?! n5 c0 }) F; f
0 U/ @( T: ~6 V# V( g+ h(ex,W/L=>0.5u/10u.....這樣的比例)

ffsher100

在我用了.ic設定初始電壓後
接著跑.tran~~~神奇的事情來了
  ~7 d9 x0 o# T" g5 B0 @. y5 G  F. f
) F7 K2 |# `+ }+ s% z在沒有M5介入下...還是會startup起來....下圖有真相
: F0 k) Y& }3 E$ p
  j" w# `$ M3 U1 M/ f! P3 o
一開始power為VDD
雖然M3的gate設為 VDD....M1的gate設為0v
: `+ C! J% M! u9 P' {隨著時間的流逝....
6 \  J, n' p: ?M3's gate電壓看起來還是會慢慢的拉下來
9 I% o/ G* h+ z6 L% [) q# a4 sM1's gate電壓還是會慢慢的拉上去

# G+ N2 l7 }! H3 U  {- U. I1 f5 C在看Iout, Iref在一開始時就不為0....
. d4 y+ @7 C3 H9 Q- d. H. a; `應該是漏電流.....難道是漏電流導致電路startup起來?

% _( {; |& D3 ?: D& Z# [PS:我覺得一開始M3的gate電壓就設為VDD了
" [& ^/ F. W# \! C6 Z9 ypower沒道理一開始設為0V....這樣好像邏輯怪怪的
所以就把power一開始也設為vdd了....這樣該沒錯吧

lchuang

M3的Gate為VDD跟外部電壓是一點關係都沒......
4 X  u/ R0 ^% X; f( [
說穿了.....它只是一個與電壓源相似的電壓.........

( e5 Q6 f! s& N% r$ K$ n那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~
5 A" J' l% I5 Z. D
6 S, ^7 W8 R+ c5 G另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~
% V" F( \$ T+ C+ c: z
最後補充一點....................在做start-up模擬~~~~~~

建議電壓源採用：vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~

Iref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~
0 }8 t/ [5 w) O, q
" g! n& |* k! Y$ B2 m: V不然你的漏電流在transistor level來看是不太能成立~~~~~
' M' t, k/ i/ Z2 R" j- J0 `
1 J( I$ G7 [5 B畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)
* n' I. a1 f% o
+ w0 _( Q" }- l, M$ c頂多說你的電路在尚未動作時所產生的漏電流~~~~~