5/5 Low-Power Technical Seminar

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			活動類型: Seminar 活動日期: 05 May 2011 - 05 May 2011 9:30 AM 活動地點: 台北富邦人壽大樓地下二樓 會議廳 B ( 台北市敦化南路一段108號 ) 我要報名 »

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瞭解具體實現高生產力與高獲利力的低功耗晶片、SoC與系統的最新作法。在本次技術研討會中，Cadence低功耗專家們將分享其實務經驗，講解低功耗與能源效率設計的最新技術與方法，同時透過其他設計團隊之案例，了解如何成功運用Cadence低功耗解決方案，進而達成專案目標、使效能最佳化、降低成本以及紓解晶片功能與品質風險。

歡迎參與本次活動，並與Cadence低功耗專家以及客戶們交流，一起討論貴公司的挑戰並分享最佳實務。
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3 b/ f& n4 A4 W: C$ T2 a$ w! P邀請對象:
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( x  A: T+ l  {, [$ x3 _. J3 w邏輯設計、驗證與數位設計實現工程師與經理；系統設計師與主管

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從事或運籌能源效率設計專案者

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' ?9 q$ v; c" _9 m# ^尋找當今所使用技術專業知識與生產驗證有效低功耗方法範例的業界同伴

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您將獲得:
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透過Cadence低功耗專家與客戶們的觀察與實際經驗，探索在整個設計流程中管理功耗的各種方法。瞭解低功耗方法並以驗證有效晶片成功為基礎的各種建議，並學習如何有效地在貴公司現有設計環境中部署這些方法。

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9:00am Arrival & Check In
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) v5 k- k* K& z. G9 S9:30am Welcome
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: p; f8 r; ^; V0 x9:40am Power issues & reduction techniques in various design types
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10:00am Early architecture exploration & power estimation

  T3 V+ e5 e8 F2 |; L# Z~10:40am Break~

10:50am Low power methodology Part 1: RTL design & verification
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) D, m, v0 V; u
11:40pm Low power methodology Part 2: RTL synthesis
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- C4 H) c0 g4 g3 u# ^4 K. n~12:00pm Lunch~
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- d* ?/ C& Z0 B1:30pm Low power methodology Part 2 (continued): power estimation & test
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6 p; j7 I/ d' J) T4 a# h6 A  o) W. i2:00pm Low power implementation Part 1: physical design

2:50pm Low power implementation Part 2: design closure & sign-off
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~3:30pm Wrap up