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Layout時所需的工具:
1 ` K" g8 |0 X e" b3 y2 o: ~5 G( J. D$ R( n. Q- `
1.layout tool
1 A* u4 M c2 _8 Q" q# r2.Design rule (跟process 有關), `4 j' I' z; z* l$ d5 L& R. g& ^
3.technology file (跟layer 設定有關)9 ^% ` c! R& g" T
4.LVS/DRC command file (跟layout 驗証有關) C+ _, C x6 D, c) e4 v* }
" n n; d% D+ k: c狀況一:/ \( ]2 M w6 A& r8 |
不知道你的問題是出在哪個部份，聽起來像是用process 0.18um的工具去畫0.09um的東西
. |$ L! ?( C9 b3 t* t) F6 I, l3 M. \: w
因為你沒有你需要的90奈米的2. 跟 4. 項 所以無法去確定你畫出來的是否是你需要的size，因" u( ?( l9 f8 o* a* C
) v/ u- G0 t! d& o; c) W8 {6 V為驗証一定會錯誤。* N6 f' ]% V0 _; f
* R: |" O- p$ P& H6 k+ O1 A* a1 {% ]' t狀況二:
+ p$ x! p% ?/ M5 S( u: `. j; g, Q1 g3 K3 s I
如果你有第2跟第4項的工具，但是是用0.18um的第3項，就可能發生layer用錯的情況，因# z- ?8 v# i/ Z
& [! O0 r/ K3 o! g* Z2 }為依據各家晶元廠的設計不同，所使用的第3項也不同，即使是同一家在不同的製程上layer
. t# g8 [& @8 L5 l9 `( K5 @7 K# t2 S0 y8 o8 Y6 h. y3 q; U" ]# J' D
的訂義也會有所出入，此時你就要使用layer mapping file 來去做layer轉換，使你的; V- ~% S4 ~. ]* x7 |% ], k
! e0 ~. j/ Y- D- L% X( ^5 z0 S- N
LVS/DRC command file能夠去認到對應的層。 B. d" d" I- f9 A q2 T: {
+ t% h9 @- \+ {4 uLayout 要正確，最好備齊所需的工具。 |
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發表於 2011-4-6 20:14:08
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發表於 2011-4-12 14:27:23