OP settling time 測試

lewdster7497

- K4 X) c9 K- \7 Q/ T
1 {3 ]5 E/ F, q& S. ]各位高手 , 想問一下 有關全差動OP 測試settling time
0 S9 g9 O" \  t2 d
; ^/ V+ f/ P3 }5 [' c% ?* B
9 r4 f/ {* t9 S
: }5 D" M" i& N4 b: T% [
這是OP 開迴路增益為93dB   PM 約70度   cload 1p
; Y0 M6 j3 u8 m2 u  o* n

- I6 M% W% G3 s  w" s, j若是按照著找到的文獻 所模擬的settling time 如下
- |4 }5 D. h) A: ]* U3 m2 C
5 L# f/ l/ D' M  e, M9 V
! i- x* P. {8 O4 _$ ]' |( T
8 V7 t4 L4 O0 I6 V- P# v4 S
3 f  e0 _0 X6 {所測試的settling time 輸出卻震盪了

這是用在pipeline ADC 中的OP
4 ]3 `/ ^( m- ?* V# _3 L
  T3 z7 L" W  Q# s3 a6 u. d9 b$ C" ~pipeline ADC 也是做得零零落落
% c4 p) {5 k! Y( E! n6 [; g
0 a4 L( a! |- _  `+ l1 H0 v想問高手有人知道嗎??      有人可以指導一下嗎  ??

lewdster7497

6 r# P( E# h; K- j1 I" C6 U0 d

各位高手 , 想問一下 有關全差動OP 測試settling time
) W% ^3 _4 f" ^; T6 O( d! i

9 G( Q  D! r. i: K- z% Q1 P' T

這是OP 開迴路增益為93dB   PM 約70度   cload  ...
lewdster7497 發表於 2010-12-20 03:49 PM

7 b' C' K' l4 M5 ]% F

發現有點錯誤    接成正回授了
  I3 Y! t# G) v

更正後如圖      settling time 感覺還是怪怪的

討論結果是  OP輸入端沒有電壓

若是OP輸入端給 VDC    那輸出電壓又會被限制住
4 c; r3 S9 s+ v6 A% H
3 O% z$ b0 O; @% B+ t& z7 O9 C要如何測SETTLING TIME 呢?