OP settling time 測試

lewdster7497

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+ v' l: O; f# e$ l' l; A各位高手 , 想問一下 有關全差動OP 測試settling time
3 ~3 ~, E/ f9 {; ?
* p1 h/ T9 I- r& T: |
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2 h: _( C+ [7 u# e4 `
7 i/ U& X* v  E: v& x: v( M# W  f這是OP 開迴路增益為93dB   PM 約70度   cload 1p


: i0 z) w& o4 T/ ]# m若是按照著找到的文獻 所模擬的settling time 如下
0 X4 b$ J! E1 a/ B/ s# t$ T7 |5 K; v

! j  \7 W' ?! @' _4 T
: Z# g; v' ^1 ]2 j3 O
所測試的settling time 輸出卻震盪了

這是用在pipeline ADC 中的OP

9 K. j2 w8 Q; I# {* G1 d/ z. m' [, Rpipeline ADC 也是做得零零落落
4 n3 P4 \% o2 B1 n4 @
想問高手有人知道嗎??      有人可以指導一下嗎  ??

lewdster7497

各位高手 , 想問一下 有關全差動OP 測試settling time


0 t9 `: J& x$ L% J# y

這是OP 開迴路增益為93dB   PM 約70度   cload  ...
7 G/ y& D% H9 G* I; k+ Glewdster7497 發表於 2010-12-20 03:49 PM

. G" O0 U+ ^, m# `
- f6 n7 C; f" U( }
# A3 H7 h. Z9 a% s! A# t發現有點錯誤    接成正回授了


; x7 B1 d: Y' H更正後如圖      settling time 感覺還是怪怪的

討論結果是  OP輸入端沒有電壓
1 @0 j- i7 |  J) V# |
8 |% V( C+ U; b% E8 r8 U. U若是OP輸入端給 VDC    那輸出電壓又會被限制住

要如何測SETTLING TIME 呢?