SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
5 o) w. x1 H8 _才可以得到最好的EMI或noise效果
9 l8 F* Q5 }3 f$ S& ]
目前已知的rule:
1. 走線等長
2 G8 G; D4 }4 i3 B: P   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
   - 等長的範圍為何? (100mil?)
2. Clock加粗
$ |- h% ]6 Y2 X0 w: T   - 多粗? 是否不同頻率, 有不同的寬度規格?
3. Clock包地
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?
- U) d1 ]5 Y. v; Q
2 G* M9 E& t. f& E6 N/ H& }目前做了一片4 layer PCB
SDRAM clock=148MHz
但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
請大家提供一下意見

謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
+ m8 ^3 f. C/ ^% c5 l這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
9 j; }! N. X* B1 ~This will be the critical design , please take care about it

華雲

另外提供兩點建議：
1.走線層面的規劃，不要有平行走線(串音干擾)
2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
+ s0 m; X$ v, @8 n( P( o尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
7 S; {7 R, @) P/ ^3.所有TRACE的總長不可以超過2500mil。

4 k* m: a- |8 n2 V以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
/ P  |0 j8 J9 F建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
8 Q6 c7 y9 G( i7 Z& t& Y) y& ^9 Y! q這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

獲益良多 .獲益良多 .thanks ..............................................