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ISE初階課程/ _% j% s3 p# f) y. A
Contents:
4 |+ j3 E4 J M, B$ u% v7 |ISE design flow,
, H3 T" H) N8 X) H" `: u9 Bdesign constrain,
8 h1 a" _( y! U2 N$ w7 uRTL / schematic design,
6 O, D% E9 D; W& I, }. X" u. ~1 x$ pFSM design and optimization, u, Q' Q9 V p
pin assignment.
8 Q1 e- M# \0 \6 c
2 Z0 u. m+ n5 a. zISE入門介紹,由RTL code 或schematic開始一個新的ISE project,了解目前最新版本ISE , Z3 M$ M6 Z6 [0 ^* ^% P* `
10.1的新功能,協助掌握ISE流程每個步驟是作什麼,並了解相關細節,指定FPGA腳位,到最後
" I M7 T# a, Y4 v! b( M9 Q實際在FPGA硬體驗證。透過ISE圖形介面操作設計有限狀態機(FSM, finite state machine); U# w9 a$ J- O* R2 n S
,設定ISE運算處理策略等。
) |! T6 h. i% y Q# q) H7 L$ c2 [) Z
/ T/ ]4 ?/ y, v4 HISE進階課程
+ i3 S; F6 y0 m! i$ c. k0 T$ gContents:
$ |. w5 N! H6 B0 B) Y2 Ztiming constrain and reports, * X3 L; w( A. C8 J7 O7 a) b
FPGA editor,
; [% @5 a5 X7 sNGC / EDIF project' G2 n/ A& X k* N/ ~, L/ W( Z
/ g3 [8 e/ d' K9 O0 z5 qISE進階介紹,了解timing constrain設定及如何讀取相關report得到必要
4 }! S% h$ s/ g+ h的訊息,讓我們可以增進設計的可靠度及效能。介紹ISE內FPGA editor軟體。3 r: a9 }. d$ t3 l
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) k- e6 J. Y8 v5 @- q! x5 F. q+ c: L# t9 L$ c
預計八月底台北開課(交通捷運便捷)
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& _: a q- ~7 s, j若有意願報名者
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可來信洽詢~
) E% a% v5 X) M o Y. z# t; G1 zflower18kimo@yahoo.com.tw |
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