ROM vs. CASE

呆頭鴨

我有個小疑問~
* V( W% e" D, }5 p* C# d當有256筆資料我寫成rom
input [7:0]address;
output[7:0]:data_out;
" y0 U# e3 \% P( B' f  r4 G/ Vreg [7:0]data[7:0];
$ \( d' i" \5 w" w( sreg [7:0]data_out;
always@*
begin
data[0]=XXXXXXX;
( k& f$ K3 o: r4 n. f& y7 Gdata[1]=XXXXXXX;
............
  B: x1 \) K2 G% Fdata_out=data[address];
end
+ I* U  N9 L2 ?* \跟 寫成CASE
+ s% m, Y# i: ], `1 einput [7:0]address;
output[7:0]data_out;
reg [7:0]data,data_out;
always@*
% Q1 x" N) o* U& ebegin
case (address)
* L, R, I. {5 Z  O* L0 j2 A6 m8'd0: data_out=XXXXXXX;
8'd1: data_out=XXXXXXX;
( G, [/ B) _3 E- E. z* ?, S..........
! O- _6 r: m+ p7 ^+ Nendcase
end
; h, K( p3 R8 d0 f; A+ o& u
這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
8 \. r/ j, i1 s7 W9 M! } 大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
! s$ z( R" b: o2 {% G; H在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
" Q* N* g+ A6 c4 H8 I& X# o$ n' q$ C兩種都是想用block memory 來合成.(note:必須有clock)
第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
* ]) m% B5 q& Z( I9 D% T    input  clk;
6 i3 y+ d* h) @5 [; K$ {    input  [5:0] addr;
    output [19:0] do;

    reg [19:0] rom [63:0];
    reg [19:0] do;

    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
         ....................
        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
    end
4 W" W" @) ^, w, M8 {# P
    always @(posedge clk)
    begin
           do <= rom[addr];
    end
/ H' i* k- C' x* t% b$ {+ d5 _5 v+ M   
endmodule
9 G1 Q: Z( k5 T+ t8 s
第二種寫法可改寫成
3 v8 r2 ]# L) Qmodule ROM(clk, en, addr, data);

& ^' V) H6 G1 t    input      clk;                           
* p, i3 A4 x+ z3 L9 V9 c+ O    input      en;                           
    input      [4:0] addr;                    
8 x" {, `9 ?/ X  r0 U8 l- l    output reg [3:0] data;               
, Z, T/ [! _6 j- G) z) q
    always @(posedge clk) begin         
        if (en)                              
, X/ N/ Z' t% y            case(addr)                           
5 g' Q- Y9 x0 d9 W. o4 F/ [% n( i5 ^                5'b00000: data <= 4'b0010;
5 T/ }/ g* Z7 L0 O                5'b00001: data <= 4'b0010;
* P. s* s- M) b  e1 I                5'b00010: data <= 4'b1110;
                5'b00011: data <= 4'b0010;
, Q2 s. _& J7 _3 z8 g                ...............................
               ...............................
9 l1 [& \) s% \* s0 w                5'b11011: data <= 4'b0010;
                5'b11100: data <= 4'b0100;
                5'b11101: data <= 4'b1010;
4 d/ S! R, [1 n! [                5'b11110: data <= 4'b1100;
3 v! ~/ S, U! B  k8 U% \                5'b11111: data <= 4'b0000;
            endcase                              
( {5 p* z1 k% V0 a; k    end                                 
+ v" y# Q2 F' c  |; E
: D% \, d! T* W# ~: J2 t$ p5 Hendmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....