90nm SAR ADC leakage issue

pennyddt

6 ^' U! C! Q0 q; A4 d: E小弟第一次發文如有觸版規，請版大移除謝謝～～另沒有混模設計的版，故在此版發文^^

因沒有90nm的設計經驗想請問各位前輩，而目前規劃需要low power且在stand by下的時間長
0 n6 \) k( V8 f8 G# C那些電路需要針對leakage的問題去做改善呢？
另有改善對策嗎？(如有相關paper可以study，麻煩告訴我paper篇名即可)
$ A: }& F. ~1 F7 n/ z$ b* |6 z
' _* n) C/ b+ J& P0 b
, ~0 d0 Q0 }2 w4 B. M
目前想使用的架構：single end charge redistribution SAR
5 W' I; R. E( P
$ e$ B6 \  W+ @9 |0 r" q. C/ ]架構電路：
- H+ ?7 V) N/ ^" k- M( e1.比較器
: e( A0 W' z: |; I: w* f+ |/ L2.SA暫存器
4 Q! b& k; G7 b8 s1 H; B3.sample&hold
, m+ B0 p+ Z6 ^8 D* A% w4.charge redistribution DAC(switch capacitive電路)
- ]; V  ^9 _# _+ u1 l5 I
ADC規格：16KS/s以下,10bit以下,約1V電壓
  D/ ^$ }- E( e: X/ z9 O1 Q) q
8 `2 k9 y. U+ N3 l: F/ r
0 U- k! T/ F7 r謝謝大家耐心觀文 ！！任何想法歡迎發文討論喔～～^^

jameson2

可以參考IEEE之"A 65-fJ Conversion-Step 0.9-v 200-kS s Rail-to-Rail 8-bit Succexxive Approximation ADC" 架構跟你所要求的大致是相同的^^..，小弟之前也是做0.9V-10bit的SAR，在leakage的部分比較注意的是register的部分，尤其是長時間stand by，static Leakage,static Power 都要注意(修改放電路徑)，比較器的部分則是注意Charge jection，小弟的一些想法和經驗，希望對您有幫助囉~~

pennyddt

jameson2大～～謝謝你的分享！！我再study一下該份paper ^^