PLL中的控制電壓?

sachiel

各位好
6 L  @6 y) I) V& R9 m, r1 ^今天在meeting時，老師似乎提到一種展頻PLL的方式
是等PLL的控制電壓穩定後，使用某一種負回授方式先將控制電壓穩住(PFD,CP不動作?)
  G& q' m/ ~. E然後再開始展頻的功能。
+ S  k' R% W* u( o9 G! U( O# Q; c+ z; s小弟這整天遍詢IEEE上有關SSCG的論文，但找不到使用類似方式的paper
0 I# T& u8 y6 Z8 f  c- t) K# p不知道是我的搜尋方向錯誤嗎?
還是我的認知錯誤??

能否請有經驗的前輩提供一些關鍵字，好讓我能在ieee上尋找相關的論文來參考一下
謝謝

finster

你用SSCG + PLL這兩種關鍵字在IEEE查應該就會有了吧
0 e4 j2 o, o3 v$ u: U9 T我印象中有一種SSCG的架構是在LPF和CP上動手腳
原本發表在IEEE有一種架構,後來又有人把這種架構再稍加變化改進,故而有兩個版本
3 \& E5 W- R- _  F( ^你看一下它的function block應該就能夠理解
: q) B/ m0 @% u2 W
你描述的方式我不是很能夠理解
5 `2 e; h' S! ^6 k5 a不過,我之前曾比較過PLL+SSCG的架構作法,不外乎從divider著手,或者從LPF和CP上著手這兩類
1 O, \" [6 Z) h2 T你的老師所提的應是第二類的架構,我印象中篇數不多,應該很好找

monkeybad

你何不直接去問教授是參考哪一篇paper的文章 不然IEEE有關SSCG的paper很多也不好找吧
另外就我的認知 如同Finster講的一樣 SSCG大致上分成兩種方式
7 M" d  c: Q8 f2 P一種是類比調變 就是在VCO的控制電壓上面動手腳
" Q" w+ ^& m8 E: G9 ^一種是數位調變 在除頻數上做改變 來達成調變的效果 而且採用sigma delta的概念來消除週期性的突波
) b; m( C4 I7 t
我之前模擬的時候兩者都有模擬過 不過模擬類比調變時有發生一個問題
類比調變基本上是用第二個CP去改變VCO控制電壓 但是經過模擬後發現 這樣做是會有問題的
因為兩個CP會互相衝突 第一個CP是要把VCO控制電壓鎖定在一個值 而第二個CP是要產生調變的三角波
+ V  c+ s/ ]' A6 @' U所以兩者是沒有辦法同時存在的 一定會互相影響
: h2 s- l1 }7 L除非一個打開 另一個就關掉這樣 也因為這個問題 後來我就採用數位的方式去做調變
5 g* h0 Z$ w; g我猜會不會你們教授講的paper有提出新的方法來解決這個問題呢?

  x; v, B1 A" u: P7 ^2 ?7 U[ 本帖最後由 monkeybad 於 2008-10-27 11:46 AM 編輯 ]

deltachen

謝謝大大的分享~知識因分享而壯大！

Chipfish

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semico_ljj

希望可以把那篇paper贴上来！

c2467

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jojoboy666

PLL量測電壓值與頻率成反比！你是問這個對吧??

blackshung

說的是數位式的切換嗎?就是用很多條Kvco來取代只用一條Kvco來達到的頻率調變方式，這種作法可以使VCO的調變頻率提高 ~

jackrabbit

回復 3# monkeybad
) G: O* W7 Q9 L& B7 o現在回這篇好像晚了太多....
但類比調變是可行的, 只是比較難做
重點是要看你灌進pattern的點到PLL out 的transfer function, 再來做對應的調整( PLL bandwidth vs. modulation rate)
. ]6 A* }, q" E印象中microwave journal 裡面有一篇在講FM PLL, 作者把每個可能的位置灌pattern進去的作法都分析過
6 u: V& X4 z( Y0 R- C5 p, ?
通常modulation rate在32KHz, spreading ratio 不會太大,
( s* `% p( [6 J所以你可以想像成是一個在緩慢變化頻率的PLL, 鎖定在一個平均值, 而不是一個不停在把頻率修正回來的系統
( h% ]* |, L+ S# {& w, r
而原po說的那種電路我做過, 講白一點你等於是在PLL裡加了一個可以on/off的展頻而已,
( h# n. c- _% U9 Q" A: J% M把展頻功能關掉, 就是個普通的PLL, 不須像原po說的那樣另外用什麼機制
# E6 r" `. O( v& \2 D直接控制VCO電壓是可行的, 也不用說先鎖住之後再打開展頻, 直接開著去鎖也行~

gicky

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sachiel

謝謝大家!!!
, D* c( q# D* i0 F* P, f  _哈哈~~從發問到現在居然快畢業了~~
- a, l/ b4 O" s4 g( f" ~3 K8 o長越大時間真的過的越快阿
老師後來的解釋比較接近 jackrabbit 大所說的方式
也難怪當初我在IEEE上找不到，其實也不是找不到，而是不會把這樣的功能當作PAPER的 "賣點"
9 s* W4 B! S+ _8 t! W. l8 k不經一事不長一智，希望有天也能有足夠功力幫忙其他人解決問題。
4 n$ ?1 H5 @0 f3 ^& Q感謝各位業界先進的熱心解答
. \! y6 x3 ]+ O3 J謝謝

kj.guo

就目前經驗而言 mode clock 一般在42KHz 比較理想
類比和數位均可實現。類比實現最好不要連個CP都ON 而應該是單一CP ON 即可。

bernie820

我只會最基本的耶...

所以幫不了忙!

jimwang94306

小弟是新手 謝謝大家分享經驗

Chipfish

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kkei456

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juro0827

我也想看看那篇文章@@
初心者+1

s717042

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semico_ljj

谢谢分享。。。