dc中如何处理多时钟的？

chibijia

现在我进行dc的学习，设计的一个顶层模块里面需要考虑多时钟，电路连接关系具体如下：
, @5 |4 v( C- w0 q8 B+ }. j) ]submodule1 :子模块
8 P- D- U1 O& \: n( R! S        module A(clk,rst_n,data_in,data_bina);
        module B(clk,rst_n,seg_out)；
        module C(data_bina ,clk,rst_n,data_bcd);
; ~$ |+ C, {) n. w        module D(clk,rst_n,clk_10Hz,clk_100Hz);
% f5 B# `% p* x. F+ Vtopmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入，seg_out为输出。而其他的为中间信号
topmodule 的例化如下：顶层模块
- e6 H! {; h- B+ B1 H. o; ^A a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
2 V! n. J# k7 m+ Z" u8 g% t  ?    B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
    C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
/ l5 v- y4 i8 b, j6 f: i    D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));
请问向这种一个模块中需要处理多个时钟情况，怎样用dc综合？
  ^: ]" K) A# r2 k# M  `$ ?我用gui设置端口，不成功，尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference，有没有谁处理过这种情况的问题？望解答一下！

aaaach

如果你使用Top down synthesis,應該在top module 可以看到你如何產生其他的clock
% X! {) E% }6 u' p1 n1 H  Y若每個clock相互獨立,可以個別create clock,且彼此設為false path
若有倍率關係可使用multi 幾倍的方法
9 N6 H% S8 v  z1 e2 ?不知道這樣對你有沒有幫助