PLL中CP與VCO的問題

nty42ntm · 發表於 2009-12-30 20:07:44

請問一下各位
我在模擬PFD和CP及loop filter時的輸出電壓都是從1.7V開始上升或下降
但是每當把輸出電壓接上VCO的控制電壓時，都會變成從100mV開始上升或下降
請問是哪裡出了問題嗎??

semico_ljj · 發表於 2009-12-31 08:54:13

level shift 有问题？

cmin · 發表於 2010-1-12 11:07:55

撿查Vcontrol path 有沒有short到地
你的1.7V有設 .ic嗎?
沒有的話設看看

tamino · 發表於 2010-1-12 11:49:14

可能是沒去pre-set LF output的電壓，所以Vctrl才會由simulator 猜的初值開始模擬
看應用需不需要preset Vctrl. 一般PLL達locked state, Vctrl就自動在中間的電壓準位了...

yeutay · 發表於 2010-1-16 02:16:18

把VCO中決定頻率的電感量加大一些,Vvco和fosc成正比但與電感成反比例。

kj.guo · 發表於 2010-1-20 22:03:10

.ic vco control节点的电压到1.7v 即可。因为这是一个floating点。
在run close loop 时，建议将pll 先power down，再power on
以便VCO从低频开始振荡，pll从低向高处lock。

oric · 發表於 2010-1-21 15:04:47

應該是 loop filter 的初始電壓沒有設定用 .ic 去定義該點電位即可~ 最近也遇到這問題 XD

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[問題求助] PLL中CP與VCO的問題