請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
先前都是使用verilog再寫code
最近拿到前人的code是使用VHDL
- z) S7 N5 M2 @% Z5 W* Z; x遇到一個問題我不知道如何將case 的state 宣告成 output port
想請各位大大 幫忙解惑一下
7 m# t8 ?* r: b/ t; {7 Y" K* \謝謝
  v% m: g2 ?7 ?5 {/ E' [9 h
' y& o4 Y9 q3 T1 y) I: W/ {# Mcode 如下

" S" N" D5 R! F+ W( P$ Z4 H type state_s is (s0,s1,s2,s3 );  
  q$ O8 F( J7 _9 E9 \! g# V4 Q  signal state : state_s ;
   case    state is                   
           when s0 =>
             if (***)     then
( c3 x4 X1 K  x6 H1 @  q               state <= s1;
                       when s1 =>
& {& I  D$ p$ v; ~                                 .
. v+ L( G3 Z: ]$ H& G7 d6 I                                 .
                                 .
                                 .

addn

您好
- V4 ]5 H+ o) M) S# [
8 `& X' Z# ?7 k7 L, A# V0 {  有一個方法,你的state狀態有四個,
2 i2 x$ m* W: _& z8 e( R8 A用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;

+ B4 Z( ?0 P& }- F然後就可以 state_output<=state;
! L2 Z/ {: X+ B+ B假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
" J1 T9 b5 n4 t
( l2 c2 w/ @1 I9 p/ W% b0 Y6 q; a5 G4 P. h不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
表甚麼狀態
2 E4 K0 [2 G' X1 |) z" |
0 B& {! X9 J) ^, {" c- C請問你的state為甚需要輸出?