Delta Sigma 問題

kuohsi

最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
但是最後FFT結果卻不如預期，noise floor很高，
Behavior model 可達到130dB
5 a! _$ m5 B, H* A) r6 }& o請問有什麼建議嗎?
(OPA gain = 70dB, OSR=2048, BW=50Hz)
. i& ]) u$ Y" x3 E3 I/ _
[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

kokokiki

請問你的delta sigma是類比or數位端,
ADC or DAC or digital delta sigma
; p) x- d: V# W0 n, h% L) u若為類比,且為不連續,應該無法使用hspice算出noise floor,
- W( C0 {3 A& f5 @$ V若是數位輸出端,可以使用數位輸出來算.

kuohsi

我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
+ Q1 f8 e# Y+ `* p$ `* e: t& S% U所以不知kokokiki大您說的這樣是類比還是數位輸出?
另外，noise floor 是我直接目測估算的。

kokokiki

sorry!,
( J7 Z6 i: N- F; @你的結果應該數位輸出端的結果,
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
9 g, w2 Z; p6 n實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
3 g$ f9 J* A% Z' _3 e; P; m如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.

kuohsi

謝謝kokokiki大：
另外問一下switched-capacitor電路，
要如何改善charge injection, clock feed-through等問題，
書上只寫用non-overlap的clock改善，
但還有其他方法嗎?

lynker

差分結構會改善charge injection，clock feed-through
7 R0 R: a* Z% n7 p: G3 t再就是下極板採樣+non-overlap clock
: D0 P1 f0 t$ G/ r9 U另外注意採樣電容所帶來的熱雜訊
若是用作電能計量應注意1/f雜訊的抑制

kokokiki

使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
' t1 @: Q2 O- U- C, B( H+ tclock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.

kuohsi

請問kokokiki ,將switch的ron及雜散電容調小
是加大開關的寬度嗎?
8 W, q! B% @. o可是WIDTH加大ron降低，但是雜散電容要如何降低?
' z* x* F6 Q7 Z4 D" }' e/ t7 X# I感謝

kokokiki

對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
& `2 ^- ]% m; n3 d$ B" e  p/ }解法有很多....

chungming

hspice transient analysis 無法將noise加入考量
- _1 p. o0 R+ l! u+ V4 u. j: whspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
% H+ ?5 ]0 o& A" M' {5 w2 W$ _& R/ N除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
. L  b- I; k- h) U# N+ n通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  
charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?

& K) E; Z5 W, |& G4 d  rnoise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
" v. C' e, I5 r: I& D3 ~) S以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
- O  _. @+ Q* O( _不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
5 b& {& Z2 Y; {& b8 ?, I- Y
# {5 i. e& S( o7 h  s8 I+ ^3 Gtransient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
' c/ I8 j8 Y: s. |) v* J( l7 z9 shold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
) _, O; j. L: B# N* |9 x, t+ D介紹你一個相當不錯的工具:
http://www.mathworks.com/matlabcentral/fileexchange/7589

: g! U- E9 N9 z$ t1 Z: I9 u不錯的書:
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
2 N$ c4 Q) Z' n1 b* L: m/ mhttp://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
: x6 ^4 m2 }: V4 `5 _; _$ }http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1

kuohsi

感謝各位高手的回答，感激不盡

$ |4 l3 o  @$ T6 C  r, Q想再問一個問題，
6 I; L' A- B/ |# p  h* Q( P為何我輸入交流信號給delta-sigma ADC
; `- w+ \9 T  \" R看頻譜時諧波(HD3)很大，
' [4 l# w' Z5 q  d, w. z是因為OPA non-liearity的關係嗎?

cking0720

原PO的圖，正確嗎?
我會提這個問題是因為:
+ D4 M* [4 O( x7 k5 ^; F7 y你的bandwidth 50 Hz
請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷
由你的圖看起來沒有noise shaping
1 o" p3 @1 k& f! d7 c
, O% u( A, V" a2 W然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義


這是我淺見~剛好最近也在STUDY這

chungming

看頻譜時諧波(HD3)很大
是因為OPA non-liearity的關係嗎?
    有可能吧 ~ !
( X: p+ i8 X( {3 L# N
6 I: I! p/ E5 Y7 a' p. j. ~: f由你的圖看起來沒有noise shaping
9 }/ ^* l, F, X& t  i    應該是看的頻寬不夠吧, 不是log scale喔
% s- m  Z7 m2 F4 r
, _* c( m) L: k然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
3 x/ }% |+ z% ^- \+ O" S% U還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
: B( l  J9 F7 I1 B5 [; w    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR

kuohsi

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
; o# J: K! L4 Y9 H! y所以10HZ附近(前3點)為信號頻率，
這個圖有noise shapping，我的fs=200kHz, BW=50Hz
所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
  B9 Z  ]( P$ o6 D# }7 H0 V: S
最近大概知道問題點，但還是不能很肯定，
應該是switched-capacitor電路的開關大小的問題，
4 D+ l1 s7 ^. G/ x' I5 c  Q我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
請問大家SC電路的開關，設計時有什麼需要注意的嗎?