LDO测试

lht1021

如图所示的电路：ref是普通的寄生PNP产生的基准电压，当电阻电流等于3mA时，Vtest的电压随温度变化不大，但是当电阻电流等于6mA时，Vtest随温度下降了100mV左右，请大家指导一下是什么原因？
. x+ l9 [: z5 ^7 p9 ~


3 p) ~" v* }' ]4 _- h  M6 N$ v以下是 LDO 的相關討論:
/ P9 ^2 ]& M" d1 N6 a+ F1 kLow Drop-Out Voltage Regulators
Rincón-Mora 《Analog IC Design with LDOs》
4 K4 @4 V/ g4 L" ~6 I% ~" ZPMOS Low_Dropout Voltage Regulator Introduction
LCD Driver 設計術語簡介[Chip123月刊資料]
8 ^# n2 E* i' N4 b) c  s5 zThe evolution of voltage regulators with focus on LDO[NS講義]
) a; t8 j, A/ h8 J0 l1 C/ m2 VDesign of High-Performance Voltage Regulators
请教有关LDO的问题
- d, I8 k8 l. a2 z  H: hLDO DC-DC分壓電阻的疑問(等比例的差異!?)
  W( Q& R) r5 Q6 ?5 A
3 |* `* J, a6 Z' e
- K. S9 c0 |8 t3 V3 z; |. f
5 r8 Z0 K$ [( \5 D2 F6 T  w[ 本帖最後由 sjhor 於 2009-5-14 11:35 PM 編輯 ]

USTM

MOSt管的寬敞比是不是太小了，導致輸出電流不夠，無法通過R簡歷有小電平

seanyang1337

請check DC analysis 時OP仍可keep住ref電壓~~~

tjuhxz

同意楼上正解，当流过电阻的电流增大为6mA，NMOS源极电压增大，要保持NMOS也流过这么多电流，需要有更大的栅压，即就是运放的输出。现在Vtest比Vref低了100mV，应考虑运放是否还具有箝位功能，同时输出共模电压不足以提供NMOS6mA的电流，增大NMOS的W/L可以试试。
仅供参考

wm830128

我要看图，谢谢，55555555555555

lssdpoly

直接解釋就是負載效應的影響，根本原因就是輸出驅動能力不足，隨著負載變大，輸出變化較大，屬於帶載過重，誤差放大器的增益以及輸出驅動管的尺寸等都可能是原因。

gary405

我认为也应该是驱动能力不够造成的，如果有电路重新run一下simulate

semico_ljj

检查 1。opa输出电压范围 2。最后一次输出驱动能力够不够