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[問題求助] 请教几道analog面试题

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1#
發表於 2009-9-23 10:00:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
都是些纯技术的问题,关于op-amp的。+ R' |8 ?8 {. |* Y$ n; {3 q9 a/ c, z
* Q4 r6 C# u9 w2 y" l! w) w
1. 比较三种结构:a. 2-stage op-amp (active load, class-A output stage); b. ; T) u8 o% r9 a( C7 I; P7 o' o
telescopic op-amp; 3. folded-cascode op-amp。3者各有什么优缺点。
% i9 G/ C* B+ K  b  a, a. T( l  m/ {$ t  \/ W6 ~
2. 设计普通的2-stage op-amp,是第一级还是第二级的gain比较的大?为什么?
4 k; X9 S7 {0 c4 x0 A
' C1 D' X, Q4 d) [3. 普通的2-stage op-amp,如果没有任何freq compensation,那么那个是dominant
# ^, I6 M1 @! @+ ?4 T( k- opole?哪个是secondary pole。请解释为什么会是这样(就是说,你要是说第一级输出
; A. X; x0 W3 F0 M( l- }  e( [: O是dominant,那么好,解释一下为什么它是dominant;反之亦然。)
( X7 }- f% I8 ?
1 U8 J- w, u4 a/ D7 l# Y) ~4. Miller compensation一般是怎么work的?通过Miller compensation,原先的& x+ h$ |0 K$ V: R, N0 }
dominant pole现在怎么样?secondary pole现在怎么样?为什么会出现这样的情况(
! y% N- Z- O7 ^. s! r5 R; h( Q/ [我们都知道Miller是pole splitting,让低频的pole更低,让高频率的更高。你要回答6 H0 {" D) g+ ?0 R4 @
的是为什么会这样?不是单单从公式的角度)?* l/ D9 h, m1 ^. |0 U

# Q7 {# t' H+ ^* R. z3 R5. Noise,对于一个input pair来说,是PMOS or NMOS 的noise更好,请解释主要是什) B  M* s# {% v3 A* N' l
么东西引起的。如果降低noise,gm需要减少还是增加?
1 _) B& Q. q0 l+ L+ Q' G! b/ ~/ M0 g2 d% D2 ]
6. offset,对于一个普通的2-stage op-amp,有哪些offset (input diff pair,
" m  [& {* D# v2 w; _1 {/ coutput of the 1st stage, etc),在这些offset中,哪些是有major影响的,它们各自
- J7 L9 J1 \4 l的影响分别是什么?
) y$ q$ k7 @8 J
, P, }1 N& y' B4 [; A0 q+ e7 t; i期待牛人的详细解答。。。
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2#
發表於 2009-9-23 13:06:04 | 只看該作者
1.請看Razavi的書 P.3143 i$ n7 h7 y% |

+ I: Z8 d' H" b- U6 y2.通常是第一級,這樣input-referred noise 較低。- X6 O( j1 v5 r, U* z
+ M% {% n0 g  ~$ V, Z+ d' W
5.PMOS可壓低 flicker noise,但是60nm以下差別越來越小。gm當然是大好,理由同2。
% a+ e# s1 X. T# Q$ q9 \7 Q* \# v2 N# \
其他忘了,請各位高手解答!
3#
發表於 2009-9-23 13:31:01 | 只看該作者
offset主要區分成二種
1 X5 D: F; t4 [- F$ Q) G1 k一種是Vt的offset,另外一種則是current mirror or current source offset% C( T. l0 h& |" B/ Y
Vt的offset主要的影響來源來自第一級的differential input stage,這個offset主要來自製程廠的因素所造成,這個offset絕大部份的評估是以製程廠所提供的技術來決定這個Vt的offset值為多大,一般而言,面積愈大,Vt的offset會愈小,PMOS的Vt offset比NMOS的Vt offset要來的大,若要消除這個offset,可以從input stage size著手改善,或者可以從layout手法與對稱的方式來改善
9 f4 v- A# V" ?' c4 j5 _第二種current mirror or current source offset大都是講第二級的部份,形成的原因乃是因為current mirror並非理想而造成的offset+ H: e" W; ], k1 ?
這兩種offset以Vt的offset影響較嚴重,也較難解,因為area會直接決定Vt offset,而current mirror or current source offset的等級跟Vt offset比較起來小很多,一般來說都是先考慮Vt的offset,若有其他餘力或者area,再來解current mirror or current source offset
4#
發表於 2009-9-23 18:31:18 | 只看該作者
小弟也來提供點淺見:
7 z2 `/ p, C3 j6 e3 Q( M# P1 h# m8 e( l9 Q
第三個問題 :7 l0 ^9 w8 v5 i1 t  D( G
      two stage OP在沒頻率補償的情況下,dominant pole應該是落在
9 a4 M2 h( J$ m1 _5 g$ n/ |       輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大6 k  M2 @, V: V6 I
       C應該是current mirror 的active load裡的mirror pole,但此4 B* F' }' W/ U6 D* h7 }5 }
       點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻7 E; e* |0 I. T- R! I0 b* B
       僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C
8 r0 \4 \" e3 \1 _3 y3 v      而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
+ l4 ^5 h' I0 L! |( O% u2 m       阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一
) u! f4 S9 j# k, _) K' ~, m- K, i       的輸出點
5#
發表於 2009-9-23 19:28:15 | 只看該作者
請問樓上的前輩 3 S* h! F8 J  h  [+ s' F
何謂mirror pole呀?!  是current mirror造成的是吧!?( L, S7 H+ @9 }
而這裡我記得會有所謂frequency doublet現象是吧?!     $ v3 @, y0 r2 V# ]5 J3 R) K
第一級是大R(應該是指Rds並聯吧?!)配小C ,
" W+ M0 U0 T, N' ~小R配大C 是怎麼來的呀?!
. P6 E5 W# v; U3 K" Q% I* L1 J謝謝大家的回答^^
6#
發表於 2009-9-24 18:40:32 | 只看該作者
第一級diode connection 那顆MOS上的寄生C較大
& G) d8 T3 C% p# E; s但此極點看到的R為diode connnection的MOS所貢獻
2 F5 I# [* q' P* I2 u8 J約為1/gm比第一級輸出阻抗小,所以第一級中的pole在# \' u8 l  `3 d  y+ h7 }
無頻率補償的條件下,極點落在較高頻率形成非主極點
7#
發表於 2009-9-30 13:13:39 | 只看該作者

第三题的一些看法!

两级运放的主极点应该在第一级的输出端,次极点应该在输出端!9 J3 @3 ^" Y  g1 j* R# N, d. c
   一般的两级运放的第一级主要实现增益放大,第二级主要实现输出较大的幅度和一定的增益,对于具有较高的增益的第一级来说,输出的阻抗是十分的大的,并且输出点的电容就是第一级的输入电容以及本级的电容的加和,该电容也是十分的大的,由此导致该输出级的极点时十分的小;对于第二级的输出电阻,由于该级的重要的目标是在一定的增益的基础上,获得极大的输出摆幅,因此输出电阻相对来说较第一级较小,第二级的负载电容也是较大的,由此导致输出的极点也是十分的小的。2 K1 f1 B9 X2 n4 i# i2 i; D6 }, B
   一般来说第一级的极点相对来说要比第二级的极点较小!% n+ b/ g6 S# b$ d, n. U0 l

4 v2 t0 E. i# n# p/ Z   请多多指教!
8#
發表於 2009-9-30 13:29:32 | 只看該作者
第三题解释清楚R,C的相对大小即可,就能看出你对电路的理解程度了!
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