sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
. J7 L3 x2 q1 y) H6 q. B$ u0 j% q因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
. P+ z- C4 i+ J) b  O9 ~因此想請問是否我在佈局上擺放位置不好，
# h0 w+ X8 c5 W或是若要降低r的影響該怎樣修改，
4 ^0 V; n) G  [能提供點意見。
: @7 q' \) P$ w# m4 \
電路圖

1 M2 R. h, U; Z% J4 D2 @
佈局示意圖