請問以synposys的design compiler跑合成,timing出現violated一般要如何調整

johngaliano

如題,可以請各位先進教教解決的方法吧~~~能以實例說明更好,感激不盡

masonchung

先把你的 violated 貼上來吧
還有 timing constrains.

phoenixfeng

check the critical path, if pipeline can be used , adding pipeline
else optimazing the maximium logic

tommywgt

還是要從RTL level design下手吧!

stanlly9

消極一點就是加大clock period囉
7 M) N4 ?# @  l* ]! t+ \) |或者 修改一些其他比較難以達成的 timing constraint
6 }: ~% G3 {7 F* W) n( f! e( jeg. input delay 或者 latency 或者 transition之類的
9 v. U+ j0 U+ @% Z積極一點就是修改Coding style
明確釐清comb seq的界線
或者把電路切multi-cycle 或者 pipeline來做
5 [: _- @" g  ~" y+ ?
最後....其實這個問題沒有固定答案 因為多半都是case by case的...