【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
8 U" N, \- V& g  P, _要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
. G. M& j1 O; {% T的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
1 p% r- j/ d" }0 Q8 H$ D" k7 h错误如下：
8 U! ~  H2 Z! J9 d, j
6 l- A9 J3 @: M2 m6 C1 ~3 c
: w+ X/ j" ~, f6 o0 b) n# errors Violated Rules
+ a! `0 n" t; r9 @2 y( D8 s: X2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
: y& y* s% D( V2 s% j2 U& r! b( S8 G4   Label/Pin is on a net with a different name
" {1 L/ L1 O/ j9 p  J1   M1R1 Minimum density of MET1 area [%] =30
; t( `1 a* n# g6 y9 A/ Z1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
6 e4 Y  d4 b; _9 v( C1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
2 E. A4 G: J1 b5 X7 O8 j- F+ {13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
' [2 X' i2 ~; S2 Y; V) X-->MET1佔總面積須超過30%

) o7 T6 L/ ^) U3 }1   M2R1 Minimum density of MET2 area [%] =30
8 l$ z! ]# W' K' w- c
+ g/ u6 J9 P5 i: Z0 \; Z-->MET2佔總面積須超過30%

6 Q' [: B+ o3 X! ]1   M3R1 Minimum density of MET3 area [%] =30

3 l8 M5 E' `5 O2 T7 Z& F-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30
) q9 T- {" q2 x1 f  p' g
-->MET4佔總面積須超過30%

8 \5 y) w9 r9 T4 ]! x2 E* Z6 t& e1   POC1 Minimum POLY1 to DIFF spacing = 0.2

--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1 h3 n; I# p: T9 b& }* t+ p1   M1R1 Minimum density of MET1 area [%] =30
7 o6 i3 }# @& \6 s& V* U# S/ @* O1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
  [3 a, [; ?1 s. q; d1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
4 X- X5 F: t( S& Q1 X4 {這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
9 G' X7 b/ ?* c# W# @但若您沒有要下線tap-out的話..這些應該是不需要考慮...
2 N4 d$ |3 r: L但如果你要避免的話...
可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...

( ?' U6 z1 J) _% K4 x
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
+ W$ c- @9 r3 Y# d% x: Q/ ^    在發生錯誤的地方...多補一點Body應該就可以了...

---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
; L* o1 A+ z. U+ Q# v/ D7 S! k+ K4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
以下先講DRC的error.

====================DRC Error=====================
6 r* n: d5 h! X2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20

若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
( I/ c( z  b3 @1 _不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
$ w/ t* R# k6 R! Q* U9 d只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

# O# P' l/ r- c# ]7 T: p/ o1   M1R1 Minimum density of MET1 area [%] =30
. R+ Y1 X1 a0 n+ D0 s1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
2 i; H! L1 i2 o
以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
( y, {  }- e, z8 ?為確保製程良率, foundry通常會制定這樣的rule,
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
% d- a- P5 M" e以及要用來補metal density的dummy cell的size及其所需間隔的space,
, {  j, U. X; O# j4 V5 \) g則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.
; w8 ]( t3 M5 s  Z
4 {; K0 `6 L; T1   POC1 Minimum POLY1 to DIFF spacing = 0.2

( U  E, ?+ h* y/ D0 p5 k) p8 s上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
8 y; B, e: B8 S% E! x用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
# ]# @  }- \1 ~! I+ w# S; z個人猜想, 以及根據經驗的猜測呢...
  Y6 k! G* t$ H$ ~. N+ G7 Z很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
" }( N1 b' z6 \- j9 M而此點與上述的metal density無關, 是一定要修改的DRC Error.

6 c1 W- U0 d6 z2 D====================LVS Error=====================
再來是LVS的Error:
% _. I: c5 j. ^* y/ a
1 {4 T8 ^  Q) T4   Label/Pin is on a net with a different name
( P% M& O6 N. ]9 Y
2 e6 _* |7 U6 D8 o4 `- \! O) K這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
廣義的來說, 一條metal線(或應該說是一個節點),
; R( g) I$ Z6 Q+ a4 \絕對只能有一個名字, 也就是它就應該只能打一個pin,
9 q6 @( q2 d4 Q9 a我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
: Q& J0 _7 Z8 O+ o+ x那麼這一條error應該就能夠解決了.

1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
* }( n- L  [/ Y7 D& f1 v
這兩條的話呢, 如果沒有意外的話,
$ X8 X% g" Q! r: [  v其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
8 G9 D1 v4 I) v% t; c* R所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
) ]3 R" G8 F. W# ?# n, l
最後補充一點點東西...
# U3 v* x, v: c" F& J4 `9 m4 x看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
" r1 W2 b* t6 y% s4 O7 r9 O1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
! P/ d: v- i# n0 {) a+ M3 X2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
8 b) V: {% f: S2 A
/ j2 ~# O2 W1 N2 A* ~1 I! s  [一點點經驗, 希望有幫上您的忙!!