關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？
; |* ]& z3 D9 K; y3 |  g
另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，

請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析
% e2 V: z( K! p
! A) @# D, \$ \) h# dVerilog dump VCD :
. I" v; G! {  B9 X
% j6 F! ^! q! s; `0 a! {" {initial
  begin
    $dumpfile("dut.vcd");
    $dumpvars;
  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
& ~2 L6 A- b% f1 A# s5 Z! G好處是不需要更改原來的testbench
: e3 q5 J6 s3 z! r有點久沒用了，如果寫錯還請多多包涵
' b7 Z2 ]* D" M1 u/ {" k
Ex.   run.do
$ ]; E# s" ]$ e- S
+ H. z$ z/ n. F1 r- _2 mvsim -t 1ps work.tb
Dumpfile design.vcd   (或vcd file design.vcd)
Dumpvars 1, /tb
- F+ f6 B% H0 L$ jDumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file

use std.textio.all;
use work.string.all;
architecture tb of test is
   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
begin
; I; p8 Q% q* z$ B4 B$ `" I     writing_sims: process
. K( u6 ]( t# f1 Z/ F         variable buf: LINE; -- predefined access type in TEXTIO
     begin
         WRITE(buf, “Simulation results:”);
         WRITELINE(io_file, buf);
( K: m/ E; |  _7 o  a6 B         loop
             wait on CLK;  -- loop execution on every clock edge
             WRITE(buf, “Current time = “);
( d4 t1 |& d& X; r1 o             WRITE(buf, finish_clk);  -- current simulation time
& n. w% |( W1 S0 Z& g# y/ N             WRITE(buf, “, clock = “);
             WRITE(buf, clk);
+ M) ~, r& j: O2 J2 {: [             WRITE(buf, “, in1 = “);
             WRITE(buf, in1);   -- integer type
0 ]1 r$ R) ]( v             WRITE(buf, “, out1 = “);
             WRITE(buf, out1); -- bit_vector type
             WRITELINE(io_file, buf); -- write line to output file
0 m/ n) R0 U+ J4 j' x        end loop;
    end process writing_sims;
end tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
此方法不需寫code,只要寫test banch就好了.
Xilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
產生VCD方法如下:

& {. M) X, w  y& B8 ~............糟糕......我不會貼圖ㄝ.....
' N5 ?) P; a, s$ E2 l/ ?$ Y我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
2 i' J3 N' m( J是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
) ?, O' v& v) E  f0 j9 X" S" A7 [另外也感謝其他人的回覆跟補充