加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
3 ^: z5 p2 x) F* P
7 @: L, c2 f) b& G* t在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

造成LVS驗證顯示短路

因為用的是TSRI給的library

/ @/ x, ^; b. H7 ]發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

( R& o7 M- p/ M% `' |8 t) n# n0 d) n而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
, H9 `( r8 S8 M4 d  c  r. B  i, @
是stream in 的時候就有問題了嗎?

1 I# @& d$ X. y1 p2 ~) \  B請問有人有遇過類似的問題嗎 謝謝大家