以verilog來實做JPEG2000的DWT部分

alias

如題，目前遇到幾個問題想要請教：
首先，架構用的是lifting scheme，如圖
* b( l' a2 o9 `% |$ s

第一個問題：
關於delay register的問題，如圖
' e. R, G# \9 h7 n5 ~4 w
" P! `5 t/ R, T經過delay register的資料都會延遲一個時脈。
要怎麼樣設計才能讓它呈現以下的順序：
1 p) Q. e) [: _! p8 M+ Din_even[3:0] | 1                | 2              | Delay register
---------------------------------------
# u; `6 a- _' L! a8 Jin_even[0]     in_even[0]                x   in_even[0]
in_even[1]     in_even[1]  in_even[0]  in_even[1]
in_even[2]     in_even[2]  in_even[1]  in_even[2]
) |1 Z" \& O2 w- S4 Z  Yin_even[3]     in_even[3]  in_even[2]  in_even[3]
  U& ~8 d5 u# Yin_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
, }# G9 ?# L6 V原本是用兩個D-FF來做，但是結果總是怪怪的.....

8 x) _" O9 j, L" M; K7 y  j; Q第二個問題：
. h4 ~& f9 F: Y7 s想請教圖中的加法器與乘法器要怎麼實作。
我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
( |5 X( m  q0 ]+ {. v/ f3 Z6 R. }但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
! v- @, r% P* u" m3 O如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？
) C4 ]4 I# Q  h7 n+ e( W8 o, G1 S. D

2 {' \  U5 u' r- w# ]6 C以上兩個問題，希望有實作過的人或是知道的高手指點一下

masonchung

1.你的 even /odd 觀念有誤
* N! }1 z. d' D3 N! j! S2.實做的加法/乘法器是要做有限精確度分析的

alias

可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...

masonchung

even /odd 都是8-bits
硬體實做對於程式浮點運算部份是要做精確度取捨