很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
不過，在virtuoso編排！
但是，在驗證方面出了問題！
所有pin腳和接線全部都驗證ok！
但是，只有一個錯誤！
就是無法打gnd這個pin腳！
只要打上去，在LVS方面就是無法驗證，
2 s% z( ^6 B5 {* q, M/ \3 ^2 j& b以下是我所看到的錯誤！
請各位前輩給小弟新手我一個答案！
* O* a6 U5 {# l+ E7 K# k是否可以寄信給我！感激不盡！
小弟的信箱====>jine608@yahoo.com.tw

LVS方面所出現的錯誤！
ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
& h3 `$ |6 |3 P3 XERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
***Galibre finished with Exit code
# R( E% z( b2 [! h4 x/ }1 _( n
0 G6 t1 }. W$ I9 B1 |以下是VCO_test.lvs.report
Extraction Errors and Warnings for cell "VCO_test.calibre.gds"
: t2 N. d+ J) N! k7 h5 ~---------------------------------------------------------------

" V8 h% ]& c! k2 R3 Y' SWARNING:  Direct connection between different ports:
          Port names:  gnd  gnd  
7 G! I4 R5 |, M4 g) ?) P+ Z. OWARNING:  Direct connection between different ports:
          Port names:  Vplus  Vplus  
WARNING:  Direct connection between different ports:
' o: _5 }0 N: E/ J          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
WARNING:  Direct connection between different ports:
8 }  c6 u2 X/ T, r: Z, \          Port names:  Vctl  Vctl  



Conflicting connections STAMPing layer sub:2 by layer psub.
   Location: (-247.595,2.410)
8 V1 W% Q9 T3 b% [9 Y' m   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
又,請問您是用哪種製程呢?
' n8 C$ {7 H! t  p. q
% @  y5 T$ {7 t看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
8 x! x  Q' ^/ x  v2 J5 F因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
3 e2 q3 @7 @8 u/ F5 S# _9 _                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
4 N$ W! U) I$ f5 n都顯示了check abort的訊息.
另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
0 a6 |0 S, \& i* e那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

若您使用的並不是以上我所提到的由CIC提供的製程,
$ ]& Q7 w. k6 h$ r那...我再想想辦法,看如何能提供你關於此問題的解答.
# h: A; u. o) G9 D1 i& }' {1 w$ N) y
嗯...我不知道在這裡留下我自己的email address是否會違反版規,
所以我暫且不留,若您覺得我以上的提議可以接受的話,
8 V5 v4 u/ K0 d請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.
  ~1 _5 }+ c  u+ J+ p) A( ^1 X) e
9 f$ ~! \" m5 n* o9 \p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
0 p) U: N9 y* Z* x' B" V% C# d) \9 R: r但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
" z& ~$ O& g( c, s5 I9 n2 IYou could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
( y  Y0 |7 i  {( w9 K) i你的 gnd 和別的 port 短路了，才會有這種現象