加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

! X% Q0 j8 Y3 G1 p8 X在完成晶片的core之後要打上PAD去做靜電防護

0 i7 I- l4 T' Z2 y$ K5 k* N但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

: r* l/ F0 h& ]1 A" h% T造成LVS驗證顯示短路

因為用的是TSRI給的library

3 G+ e7 D6 [! K2 X" @發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

$ _( ?+ T  p) [' [9 l  d: w是stream in 的時候就有問題了嗎?
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請問有人有遇過類似的問題嗎 謝謝大家