加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
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在完成晶片的core之後要打上PAD去做靜電防護
" G. }- U; |% l8 H) I
+ {- o6 T; Z, |- _7 A, I但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

; }: `% K# f' @" a$ A造成LVS驗證顯示短路

因為用的是TSRI給的library
: O) ~. w& P4 C9 Y; v
* C6 b0 Z& i% b# n  o發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
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3 k  I0 q8 j0 F% @8 |7 ]: _是stream in 的時候就有問題了嗎?

請問有人有遇過類似的問題嗎 謝謝大家