请教几道analog面试题

stanleyy

都是些纯技术的问题，关于op-amp的。

9 C: v: N# t2 R5 v. C1. 比较三种结构：a. 2-stage op-amp (active load, class-A output stage); b.
telescopic op-amp; 3. folded-cascode op-amp。3者各有什么优缺点。
2 t2 Y& O* Q& \$ k; w* m
; M! M. \( {& v2. 设计普通的2-stage op-amp，是第一级还是第二级的gain比较的大？为什么？
% p& B3 I8 [  ?$ X& c8 H! W
/ c+ Y% p# Z+ u' G, j( b  @3. 普通的2-stage op-amp,如果没有任何freq compensation,那么那个是dominant
pole?哪个是secondary pole。请解释为什么会是这样（就是说，你要是说第一级输出
% p4 |7 v+ C4 H) v9 C$ X0 V! V( ]) d是dominant，那么好，解释一下为什么它是dominant;反之亦然。）

/ D8 o7 K1 x. H- b2 E& S4. Miller compensation一般是怎么work的？通过Miller compensation,原先的
dominant pole现在怎么样？secondary pole现在怎么样？为什么会出现这样的情况（
我们都知道Miller是pole splitting,让低频的pole更低，让高频率的更高。你要回答
的是为什么会这样？不是单单从公式的角度）？
4 ]; ]% D  B2 t: m7 y1 }. m) S6 L+ j6 `
5. Noise，对于一个input pair来说，是PMOS or NMOS 的noise更好，请解释主要是什
  E' ?7 q; {" z5 q么东西引起的。如果降低noise，gm需要减少还是增加？

; W) m, k# a! }( r2 \9 y) A9 s6. offset，对于一个普通的2-stage op-amp，有哪些offset （input diff pair,
; x3 K' N: m& A* a' Poutput of the 1st stage, etc）,在这些offset中，哪些是有major影响的，它们各自
; h( R  s2 M( G0 y的影响分别是什么?

期待牛人的详细解答。。。

kuohsi

1.請看Razavi的書 P.314
& I; V( B2 Y$ h% o9 w
2.通常是第一級，這樣input-referred noise 較低。
2 a& l" H: t1 r# e5 Y$ G# i/ K* r
4 Q& Q% ^$ O6 p9 ?& s3 c# h/ v5.PMOS可壓低 flicker noise，但是60nm以下差別越來越小。gm當然是大好，理由同2。

5 M, {/ x7 H( S  A/ H; }' Y/ v  |其他忘了，請各位高手解答！

finster

offset主要區分成二種
$ |& Q3 y( _+ K4 @: }! q% z4 ~; ~; j9 C一種是Vt的offset,另外一種則是current mirror or current source offset
1 }; v, V( D4 F8 |Vt的offset主要的影響來源來自第一級的differential input stage,這個offset主要來自製程廠的因素所造成,這個offset絕大部份的評估是以製程廠所提供的技術來決定這個Vt的offset值為多大,一般而言,面積愈大,Vt的offset會愈小,PMOS的Vt offset比NMOS的Vt offset要來的大,若要消除這個offset,可以從input stage size著手改善,或者可以從layout手法與對稱的方式來改善
% `3 Z2 b1 k6 C, [  v3 E% O第二種current mirror or current source offset大都是講第二級的部份,形成的原因乃是因為current mirror並非理想而造成的offset
這兩種offset以Vt的offset影響較嚴重,也較難解,因為area會直接決定Vt offset,而current mirror or current source offset的等級跟Vt offset比較起來小很多,一般來說都是先考慮Vt的offset,若有其他餘力或者area,再來解current mirror or current source offset

hoodlum

小弟也來提供點淺見:
+ `% w7 V9 g$ x
+ {+ Z, q3 _( K' I第三個問題 :
      two stage OP在沒頻率補償的情況下,dominant pole應該是落在
; Z, x! R# l4 J/ K& @       輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大
       C應該是current mirror 的active load裡的mirror pole,但此
6 E% r4 M& x: d8 t1 a0 g. ?       點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻
9 K9 W5 G. t0 x6 _7 J       僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C
      而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
       阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一
       的輸出點

water100

請問樓上的前輩
. D& i  X: g- f, E何謂mirror pole呀?!  是current mirror造成的是吧!?
; ]- f8 N3 i' G' d而這裡我記得會有所謂frequency doublet現象是吧?!     
$ Q+ a8 J) u8 Q8 e# v第一級是大R(應該是指Rds並聯吧?!)配小C ,
# M8 b' M# n; W8 g小R配大C 是怎麼來的呀?!
# u% e$ z" W  J% y; w3 p謝謝大家的回答^^

hoodlum

第一級diode connection 那顆MOS上的寄生C較大
5 d% }5 W9 Y7 ]+ B0 \" ]: F但此極點看到的R為diode connnection的MOS所貢獻
) r! f* P. S$ l( ~  n! H約為1/gm比第一級輸出阻抗小,所以第一級中的pole在
" I) l% b# V' i無頻率補償的條件下,極點落在較高頻率形成非主極點

fu20094376

两级运放的主极点应该在第一级的输出端，次极点应该在输出端！
6 r0 O' C. T4 q( V. P   一般的两级运放的第一级主要实现增益放大，第二级主要实现输出较大的幅度和一定的增益，对于具有较高的增益的第一级来说，输出的阻抗是十分的大的，并且输出点的电容就是第一级的输入电容以及本级的电容的加和，该电容也是十分的大的，由此导致该输出级的极点时十分的小；对于第二级的输出电阻，由于该级的重要的目标是在一定的增益的基础上，获得极大的输出摆幅，因此输出电阻相对来说较第一级较小，第二级的负载电容也是较大的，由此导致输出的极点也是十分的小的。
6 m- Y' b$ \5 X7 x& m# u" j   一般来说第一级的极点相对来说要比第二级的极点较小！
/ @4 L" ]5 s9 M8 b& w# M
' Q. u( a1 p2 M( q6 Q   请多多指教！

semico_ljj

第三题解释清楚R，C的相对大小即可，就能看出你对电路的理解程度了！