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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › INL與DNL怎麼模擬!?
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[問題求助] INL與DNL怎麼模擬!?

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1#
發表於 2011-7-3 00:10:05 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問一下各位大大，INL跟DNL怎麼模擬!?
2 N, K4 l( b6 @$ `2 y) b) w2 |% k* U) b* ?9 p% E4 r
看之前學長都是直接跑好幾控制字組在用Excel去換算，感覺很慢...
6 Z4 _3 H/ a+ ohspice可以直接打.meas去模擬呢!?* W5 V, L8 d, N$ g
3 ^& e( i# G( F! k8 L
之前有聽學長說Spice Explorer可以直接顯示，不過學長沒有深入研究就走人了T_T
9 |7 n: p- B' S6 e+ _0 Y請求大大們可以無私教一下小弟~~~感恩!!
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sjhor
2#
發表於 2011-7-8 16:20:52 | 只看該作者
請去看measure的HSPICE的menu.2 ?. R. p: u) E: s
它可以測量之外，也可以寫成數學的運算式，這一部份需要依你的實際狀況來寫。" T( x# \# n: D( F; a* S
所以建議你多看Manu，如此你才可以成為 HSPICE的高手。
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rice019
3#
發表於 2011-7-18 10:26:55 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了
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4#
 樓主| 發表於 2011-8-17 21:24:31 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了
" ]  [" `  {- S( Trice019 發表於 2011-7-18 10:26 AM
1 k$ a) b4 c7 D/ S( T
" ?# h8 _0 H* S1 g* L; D
; ]6 c/ U- [' Z) o# C
Spice explore 不是很熟，我比較常用Cscope，
) I# x& f3 g& mSpice explore 還在研究中...% h# u+ V' E- D3 y
據說它還可以直接看眼圖等等....，可以省略用hspice寫meas的分析!!
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finster
5#
發表於 2011-8-18 02:39:21 | 只看該作者
我以前的作法是依照公式寫成.measure的方式來計算
. t/ b, I! s2 A& j# k% L) L9 Ehspice中的.measure很好用,建議你多多使用,在很多時候會很方便
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6#
 樓主| 發表於 2011-9-3 17:37:02 | 只看該作者
想在請問一下各位大大，INL跟DNL怎樣的range才較優
+ F" g1 h5 ?! V( H會因操作頻段的不同，規範有所區別嘛!?
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finster
7#
發表於 2011-9-5 06:48:38 | 只看該作者
如果你跑出來的INL和DNL在SPEC內會因為頻段的不同而有不同的結果: V( i! e9 E3 f+ K" u' A& n
那表示你設計的ADC或者DAC的頻寬不足,故而才會導致在不同的頻段上會有不同的結果2 W' f5 T; a5 K
建議你確認一下
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8#
 樓主| 發表於 2011-9-5 14:29:30 | 只看該作者
我的電路做的INL&DNL是(100fs/100fs)，但是我的hspice跑的tran step=1ps，我跑完的波形模擬，所量測出來的INL&DNL非常的差...9 Z2 }3 Z! u1 Y3 a
是否我該將tran step的精細度調整為100fs，
! i, F, p7 V( u' `- z4 j我有試圖跑過100fs，所寫的meas在.mt沒辦法顯示...5 q" M* a8 K0 K: ~7 k# x; g% z

1 {' z" Q% T. i- B' G& y2 t另外一提，我之前所問的不同頻段下的INL&DNL的優劣意思是，在操作頻率500MHz，INL在正負多少內才算理想!!
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finster
9#
發表於 2011-9-9 00:28:31 | 只看該作者
若是操作在500MHz,那是非常高速的電路
$ r, H8 b& Z9 u5 Y$ g% }  U5 T因為不知道你是採用那種電路架構,採用什麼製程和工作電壓以及幾bit的電路
( Q2 ^3 S! D$ }  g- S' o: s實在很難理解INL & DNL非常差的原因
9 m* t6 a9 ~- m因為不同架構,幾個bit電路和操作頻率,以及製程都因影響到輸出的結果
8 l$ P4 `& R7 s  ~* U: d4 D5 d7 h光從你的描述,實在很難解答
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10#
 樓主| 發表於 2011-9-13 15:50:20 | 只看該作者
我運用的是傳統的反相器鏈(Inverter Chain)架構的DLL，( O. f9 _' G* x/ l
採用tsmc 0.18製程 電路設計是8*8bit，2 t* |5 U2 l" ]5 N3 s. n* d, `9 n# f! a

& A% G4 ~! a% \2 l# J4 Z所以照理說，在操作頻率500MHz下，Resolution=2ns/64=31.25ps2 M) S$ g, f  Z0 R
故我在做tran分析時，tran step掃1p是否不足，( `% j& R) l- {; Z% s
應該掃0.01p，電路準確才合乎分析...
  ~8 u' v" S2 L& Z" W" I& w6 U( M" X) e( t* e) n. r9 R& t0 W
我在猜測，我的INL之所以不理想(不等分，在做64等分切割時，只有第1與第64最不均分，INL>1.5~2)，
4 \& e: W, [0 r, C0 a# Y) {, D是否在我spice電路分析的設定就已經有誤!
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qy79
11#
發表於 2011-9-23 09:44:50 | 只看該作者
学到了很多!!!!!!!!!!!!!!!!!!
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finster
12#
發表於 2011-10-3 06:57:50 | 只看該作者
你的INL和DNL與我認知的有所不同
& n( m9 R+ u1 h- S: k4 Y) @故而才會產生錯誤的認知
$ f. y" V' ]5 P( G0 J$ `我一直以為你遇到的問題是ADC or DAC上的INL & DNL問題: W+ q5 |, A7 P; t: O9 x; [4 K
但若是DLL,我倒是第一次聽到有INL & DNL問題,這就己經是超出我個人能力1 P3 X! E; B9 A
PLL & DLL我還算熟,但我還是第一次聽到有這種問題
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fireball
13#
發表於 2011-10-7 17:37:41 | 只看該作者
你模擬的時候有用.option accurate嗎, 你的精密度要求已經很高, 所以加了這一行模擬起來會比較接近你要的答案
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bulcas
14#
發表於 2012-3-20 21:40:55 | 只看該作者
這篇文章讓我受用良多！！！
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15#
發表於 2012-5-30 22:00:02 | 只看該作者
回復 10# a7893657 7 M9 j) ^$ Q9 R- J( b! B2 u9 H+ b

- l7 j& K. L3 V老師說，我們的掃描頻率定為resolution的兩倍就已足夠，一般都是10倍.
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16#
發表於 2012-7-17 18:25:32 | 只看該作者
感謝分享 讓我進步 對ADC的量測來說
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