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運用高容量FPGA-Virtex5 加速ASIC驗證之技術研討會

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發表於 2007-10-19 17:21:15 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
IC開發人員如何將數百萬Gate Count的設計,在FPGA上快速完成驗證與測試,並能符合time to market的要求,已是一項嚴峻的挑戰,不容忽視。
* m3 r) S" `) c, Z$ f/ m! ]2 m  c
8 r' o$ T) ?* k$ W- ?' U- ~1 _# U
本次研討會,將由在FPGA驗證軟體及元件具領導地位的SynplicityXilinx共同召開。與會期間,我們將提供您業界先進的驗證技術與相關訊息,以期能為您日後開發計畫節省更多的時間與金錢。
* X: \/ Z$ u! m- D' x邀請對象
: x% U7 P: b  a• ASSP, ASIC 以及 FPGA 研發人員
% n# Q( @( N. O, w3 _, c驗證工程人員
* {: H. ^2 _7 X1 q3 B, _/ j系統(硬體)設計工程人員$ I- A( i7 x5 {8 ]1 O5 W6 d6 s- V
研發暨專案經理人) I1 U2 A7 [2 f
其他對於FPGA驗證具興趣者/ E, f/ T  j( D! m
研討會目的 " V/ O; z+ l3 L) X6 G
選擇正確之FPGA型號
6 Q7 @$ S3 s% ]: V9 j, T針對FPGA驗證之設計考量. W; R9 ?0 S7 b
簡易操作FPGA驗證板
# X6 c0 Y# O7 i& A- e瞭解加速FPGA驗證之技術" D' B& V6 p% H0 x4 d% ~
• ASIC量產的另一種選擇
, f8 z7 |& N! J0 ?8 }  W$ K研討會資訊:
& F1 u# T, I% D; m* a% n/ e4 g9 |期:2007111 (星期二)
) [1 f8 ]% I" {& H1 `, }5 \間:下午130 530+ A* k" P# g" T& N' e0 i
點:新竹國賓大飯店竹宣廳 (新竹市中華路二段18811)5 @, r6 E5 o$ ], q. u
用:本活動免費參加,座位有限,僅開放予報名確定者。
' {6 z4 c* q5 I/ v3 F主辦單位:Synplicity and Xilinx
4 W4 c9 V  r' ]0 p8 D- t聯絡請洽:Anita Chu (taiwan@synplicity.com, +886-5321628 ext. 14)6 M/ F2 m6 }' n: h6 u
注意事項:請攜帶名片,以便參加會後抽獎。
# g) C; t" {  n' g% x) T; ^- K$ d& z- X4 b$ _) o0 G" ~
) p3 V* E/ C6 A. N
; y$ S2 n8 L2 K* C# W
議程表
. e) W4 t) l. \
時間

9 E2 {. }( E3 n
活動內容
/ I0 G) i. q, P) d9 `
主講人
' U6 }$ G2 b* c
1:00-1:30

7 z1 D2 {& y0 `0 P
Registration
8 T0 G' {! a2 g8 H; k& L
2 ]: S- a, @. T' [7 o
1:30-1:35
" r8 g5 |* D+ R8 a1 p5 C6 m- Z
Introduction: Agenda, who's here,
3 U. R/ ]  i- J# o1 F! Pwhat do we do?
  N4 p" O- d0 z$ Y4 `: W' }

$ G" @% L) n8 _! |  R# v1 [$ s
1:35-2:05

# V- B. J  m8 k1 P- ^
Key) q9 _" j0 C8 M+ O8 L9 [  E
Note: Why prototype?3 z4 O% U/ ?' c! A5 G
ASIC Verification Options$ [7 }; u) P% \) G. o3 U3 L
Ashok Kulkarni,Technical
% _! Y+ k$ C* Y! ^/ q- s. UMarketing, Synplicity6 \# D# [' N" F$ Z( |9 t4 b
2:05-2:50
. B& |+ u! k6 ]
V5 for ASIC Prototype- y9 R) N2 d) f/ Z5 A
Simon Ho, Corporate Solution marketing Manager, Xilinx' [5 a7 b, W: A4 R" }0 K1 M0 o: n" j
2:50-3:10
0 D/ g% [$ k! m# u* T- U
Break
( j. _/ ^' E5 S/ }5 Z# H( v

( h, M  q% Z# y, x1 e+ x4 [+ A
3:10-3:55
* ~/ C7 b/ h$ g0 y: h
Creating a platform around you FPGA(s) ) _6 F$ a% V" I  Y, f; N7 \% u, {
Ashok Kulkarni,Technical
! n0 C; W, U5 k2 b. J: L: @) _+ @Marketing, Synplicity9 W3 Z; @3 X6 C  K9 X! }
3:55-4:25
0 Z6 l+ J+ n; R+ H2 x( X
Faster FPGA Implementation
: I1 c5 p1 H. z' {
Simon Ho, Corporate Solution marketing Manager, Xilinx
7 f/ k+ s2 F3 |2 ]" C6 X7 u
4:25-5:00
% ]0 B' ?& j: W6 W3 U4 m2 ]4 B
Making the ASIC design ready for FPGA - HAPS live flow demo, G" E. f2 `( v
Freddy Lin, ASIC Verification Specialist, Synplicity Taiwan
- q, f% P6 w5 b- [
5:00-5:30

' B1 i3 P; Q, H6 M2 f9 m$ n# T7 B
Q&A, Lucky Draw and Wrap-up
/ P& ~6 b$ g. Y) E
All
  e0 i( J3 F$ k9 C
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