Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 4386|回復: 3
打印 上一主題 下一主題

[問題求助] 請教如何以兩個clock寫入同一個暫存器?

[複製鏈接]
跳轉到指定樓層
1#
發表於 2006-10-30 19:25:53 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
假如有兩個Clock, CLKA, CLKB, 當CLKA Raising時, 暫存器A要寫入0, CLKB Raising時, 暫存器A要寫入1, 請問如何以Verilog/VHDL implement??重點是要能Synthesis成一般電路, 謝謝回答..6 x" C2 @- B& O& s% d
2 @7 r; G. ~7 o
[ 本帖最後由 shlee 於 2006-10-31 01:32 PM 編輯 ]
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂 踩 分享分享
2#
發表於 2006-11-3 20:11:40 | 只看該作者
CLKA rise/ CLKB rise, 如於 asynchronous system 中 使用 gate delay 取的 rise edge 的 pulse," s3 ^! K4 b) V2 [$ Y
PLUSA = CLKA & (!CLKA_DELAY),PLUSB = CLKB & (!CLKB_DELAY);接下來以 RS 正反器就可以啦!5 ~# d' ~2 a9 k; l6 m% V
0 M' N+ ~0 d1 r. Y
if ( PLUSA = '1') then: U& A- b$ u0 Y1 p, f8 ^0 D3 A: B/ ^
   OUTPUT <= '0';9 j; W% b$ F+ W' j; a2 g! K2 `
elsif( PLUSB ='1') then2 |$ ]( j8 [$ S4 d
  OUTPUT <='1';* H. ?( [! w" K
end if;

評分

參與人數 1Chipcoin +2 收起 理由
tommywgt + 2 提供一般做法外不同的思維

查看全部評分

3#
發表於 2006-12-14 17:19:23 | 只看該作者

回復 #1 shlee 的帖子

Actually, you must check the library, for example, when using Xilinx FPGA., R( w5 e7 Y9 \! e; ]) b( K5 a
They provide Dual Edge FlipFlop, You can just instantiate it.
6 C6 g0 C2 W4 m, n7 c" M
& G* K4 O2 |6 |( b- ?# `IF you're using ASIC or Other FPGA product, usually they also provide similar component!) K' a4 i( i5 \4 Q" K+ A) F
5 k) n7 K" x3 I  e6 \
the attached example fdd.jeg is the Xilinx Dual Edge FF component!

本帖子中包含更多資源

您需要 登錄 才可以下載或查看,沒有帳號?申請會員

x
4#
發表於 2007-4-30 14:49:09 | 只看該作者

dual clock的暫存器其實就是用二個暫存器做出來的

如標題所示, 這是一般的做法, 使用FPGA時就如同fpgacpld所講的呼叫library, 用ASIC的話也是有相對應的library可以用
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-12-28 03:33 AM , Processed in 0.169009 second(s), 24 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表