請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
# t$ t2 |+ V  V在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
4 ~& J8 _% n6 `) g3 _( T" X所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

" E6 r" z/ x; W8 \$ a& N所以有幾個問題跟訣竅想請教各位大大，
4 D8 b  q" m* r/ i" [1.VCM的值真的需要固定在VDD的一半嗎??
( a' _+ {+ E: W: f
2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
! O& n/ I) T7 p8 A
" O* d0 n( Z7 O8 q7 E3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
9 n" t3 A/ L; L' B, M$ V/ b! K附上他的paper讓大家研究看看。
) Z. t3 z5 l  b- E2 S

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
- x6 g: v& h8 P( ?+ C***********folding*************
.prot
.lib 'xxxxx.lib' TT
.unprot
3 M8 P6 t: c3 b6 `( X7 x3 @.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
*****************
# O  Y9 F' c8 z5 ~# I) d1 C0 sVDD vdd gnd! 1.2V
- ~9 m( g, ^" ]
VB1 vb1 gnd! 0.74v
  ?( ]4 ^0 ~+ v( T5 e. g- uVB2 vb2 gnd! 0.4v
/ a1 g! D' [. fVB3 vb3 gnd! 0.38v

4 ~+ U, w% Q5 k& ~* P2 WVCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
* x' N& \4 K  R/ T# S5 H! OEIN+ in+ vcm vd gnd! 0.5
6 q; k. z3 i; ~: v$ X  ]EIN- in- vcm vd gnd! -0.5
*****************
: s+ X7 i" u8 ?6 b9 O( U7 y
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
8 h$ O* u* k4 P& Z' r9 G3 }- WM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
) ?; W7 f# [- E2 y3 u2 ^- GM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
; \, Y* d6 o2 {9 |6 c+ [
***********analysis*************
. C/ d9 g9 T7 }# @0 i- J. G************output**************
% X+ ~) y1 A9 t.op
.option post
  B3 O. l4 k; y4 q, M9 G  G.tf v(nout) vd
: \# ?0 p$ ?$ F.end
1 U) X+ i# y) q
# x8 y. N1 r- E1 z2 h& R, U      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
$ ^& y# L- ~: q& S5 O增益只有115.... 要怎麼才能升到1k以上勒??

) _* U: h1 H) T) P; D' X" M[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
$ e5 g8 C7 S% a* c因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
: L$ Q' H1 k% I7 ~結果反而調不出我要的值，
  W, r+ b$ t& O) z1 Q小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手

' @. s- v$ `) n0 u4 y7 I
8 {* @& G  u: L& P1 {多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
4 z( ~' _, Z+ V' Q# Q電壓值該怎麼調，或者W/L該怎麼分配，
  T! c0 k( C& `5 C4 F" H  H1 }才能讓Mdrive的部份便成SATURATION??
* f  B2 o4 q# k調了整整一個下午，linear就是linear，說不變就是不變....
: T7 }+ B/ M# p1 dM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
, L/ x$ u6 u) _& |+ F你可以調看看

vince

能不能說明一下regulator的load是什麼?
, p) W9 G) }2 P( q1 M2 t因為看起來是IC內部的power
& c3 W& p9 [: ~8 L- x3 D需要多少電流?
regulator 的load regulation spec是多少?
8 }3 t1 t4 g. v1 W- |第一級OP bias電流多少?
; M$ z. O) D( r這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
% K0 D+ w5 U8 [8 |8 o回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
4 w; \* C5 j& T$ f& Y所以...就想說先以增益為目標....
2 v1 g- q( i, C  N& H
8 J) ^! }1 d* E$ j  Z5 L0 J1 Q. i[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
6 @2 b4 [" H9 G6 `/ f, O- E; C4 s當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
) g4 i( R8 f+ R6 C. z) ~而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
  ]+ R: p5 ~. K4 `3 K! K0 o+ B不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
# {+ V) ?3 y# y2 F   做了也是白做
: C. s6 ]; o8 S, R# i1 o3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
- i4 S8 n" P3 P* s- x1 Y4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
) F' i) J1 k" Z& ~' o   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
* L$ }& k4 v: ]% y5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
; P3 J/ \' `; w3 `  m+ D% h' [& G8. 今天話有點多  不好意思

squallscer

XDD
: z# j) `4 S" r+ P. v不會拉，vince大大見解非常的寶貴唷！
$ D' P! o( T: T. U" q: X6 K更謝謝finster大為我提供的建議，
( w; H# @& N1 x. }. G* z看到各位大大為我解答，讓我求助無門的情況下感動非常了
+ }: f1 B5 s0 ^# [: e& T1 u3 N' l恩，我現在就試試各位大大的方法，跟建議，
! L' A- U; B& `; c8 P& e3 |我試完後的結果再跟各位大大報告！
+ I+ i  i, w' {( k7 H謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

3 ~4 C6 ~9 L& `- M恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
4 V/ \: D: o8 m- U& ?  ~! o' o小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
9 {; j. b0 ^; `, X' d) T# t$ D2 M+ Y
, R. P2 n! {$ c6 y  {9 u" u2 W[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
* i+ p0 d/ B7 u5 L+ a話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
8 C& S: Y- C& E$ }$ i1 xfinster大大說的....是指沒有MD和MC時的設計嗎??
9 J) n( u2 H. b/ A2 l$ x恩...那應該是我的寬長比設計的問題了...
2 b( w: t' V; [. |* Z我重新再重推做一次...

# x( Z: F! t9 ^0 e' p[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
/ b, I6 a( S  ]% t. Q$ q# m; R**** 本內容被作者隱藏 *****

7 x+ \& f! g; U1 n5 X& [regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
4 Y2 e( v! j) K2 N( g" g* k5 j9 E. } 要錢以後再說。
% [/ G& Q, ~' [1 P! A8 [( B! \" u
9 \, j0 O; E8 g) N$ K[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
) H. a1 I0 x# y; v咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
  [- |# _; I1 j抱歉抱歉....
+ Q) b" x- V  q8 [$ {finster大大說的....是指沒有MD和MC時的設計嗎??
, V( W0 i% O' r- s- _恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

% A% Y( J, y0 Z& }. [5 d$ T

$ C0 f/ |% O  L
不了解你指的MD和MC的縮寫意思
; s9 A5 a, ^! a6 k0 u8 d% }我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
' w5 b  ]; R3 K9 X很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
& e% q/ O( H) A  P唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
8 v" m; N. \' h# p
" R) v0 v9 D7 ~4 d恩.....原來如此...
3 D( ]/ c) f4 t6 `2 q& T今天發現了一個問題.....小弟的功率真是省到了一個極點....
( k0 {# \4 \" |/ S/ g( m電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
" r- @5 N7 U5 r" _2 H" ], u結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
2 w  D" |$ T( ?1 b* i很謝謝kgbriver的寶貴意見~~~
0 \# a  j7 {$ F& z看finster大大的解說，
2 H' E, A0 m' Y8 {& ?發現OP的學問，還真是多....
0 S7 M2 j/ d$ f8 v! V( h唉...小 ...

4 Q& y3 K1 V9 w, T* N' ~0 w- }
我想,你有點誤會我的意思了
7 r$ b( c2 l, p, j) j在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
  Y  A: G! U, {3 L而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
$ l* T# c* O6 ?! ^& g) v- S如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
9 m; B2 D7 P. G& U2 D  F而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

' H* w) L  M: B/ v
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....