verilog 觸發問題

peliuya · 發表於 2009-1-5 16:17:57

今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。

正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。

sys_signal 此訊號為 60 Hz , Duty ratio 為 50 ％的方波

請問應該如何撰寫此段程式？

nesty.tseng · 發表於 2009-1-9 11:20:02

always @(posedge CLK_50M or negedge PORB)
begin
  if(!PORB)
sys_signal_d1 <= #1 1b'0;
  else
sys_signal_d1 <= #1 sys_signal;
end

assign sys_signal_pul = sys_signal & ! sys_signal_d1;

always @(posedge sys_signal or negedge sys_signal_pul)
begin
  if(!sys_signal_pul)
rst_B1 <= #1 1'b0;
  else
rst_B1 <= #1 1'b1;
end

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